JPH0430754B2 - - Google Patents
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- Publication number
- JPH0430754B2 JPH0430754B2 JP1482884A JP1482884A JPH0430754B2 JP H0430754 B2 JPH0430754 B2 JP H0430754B2 JP 1482884 A JP1482884 A JP 1482884A JP 1482884 A JP1482884 A JP 1482884A JP H0430754 B2 JPH0430754 B2 JP H0430754B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- voltage
- constant voltage
- constant
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明はMOS構造を有する浮遊ゲート型不
揮発性半導体メモリから構成される半導体集積回
路に関する。
揮発性半導体メモリから構成される半導体集積回
路に関する。
第１図に選択ゲート電極と浮遊ゲート電極を持
つ一般的な従来の不揮発性半導体メモリの断面図
を示す。
つ一般的な従来の不揮発性半導体メモリの断面図
を示す。
Ｐ型半導体基板１の表面にN+型のソース領域
２とドレイン領域３を間隔をおいて設け、その間
に絶縁膜４を介して選択ゲート電極５と絶縁膜６
を介して浮遊ゲート電極７を形成してある。選択
ゲート電極５と浮遊ゲート電極７とは絶縁膜８を
介して接続している。制御ゲート電極９は、浮遊
ゲート電極７と絶縁膜１０を介して強く容量結合
しており、浮遊ゲート電極７の電位を制御する。
２とドレイン領域３を間隔をおいて設け、その間
に絶縁膜４を介して選択ゲート電極５と絶縁膜６
を介して浮遊ゲート電極７を形成してある。選択
ゲート電極５と浮遊ゲート電極７とは絶縁膜８を
介して接続している。制御ゲート電極９は、浮遊
ゲート電極７と絶縁膜１０を介して強く容量結合
しており、浮遊ゲート電極７の電位を制御する。
メモリの書込み（浮遊ゲート電極７への電子注
入）は次のようにすればできる。選択ゲート電極
４の下の第１のチヤネルL1と絶縁膜８の下の第
２のチヤネルL2が、ソース・ドレイン領域間に
電流を流す程度に反転し、浮遊ゲート電極７の下
の第３のチヤネルL3が強反転すれば、第２のチ
ヤネルL2と第３のチヤネルL3との間に、ドレイ
ン電圧と等しい大きさの表面ポテンシヤルギツプ
が形成される。従つて、そのポテンシヤルギツプ
の大きさが、基板１と絶縁膜６との電位障壁より
大きければ、ソース領域２から流出した電子の一
部は浮遊ゲート電極７に入ることができる。浮遊
ゲート電極７に電子が入ると、第２のチヤネル
L2あるいは第３のチヤネルL3のチヤネルコンダ
クタンスが低くなるため、このメモリヤルの読み
出しが可能になる。
入）は次のようにすればできる。選択ゲート電極
４の下の第１のチヤネルL1と絶縁膜８の下の第
２のチヤネルL2が、ソース・ドレイン領域間に
電流を流す程度に反転し、浮遊ゲート電極７の下
の第３のチヤネルL3が強反転すれば、第２のチ
ヤネルL2と第３のチヤネルL3との間に、ドレイ
ン電圧と等しい大きさの表面ポテンシヤルギツプ
が形成される。従つて、そのポテンシヤルギツプ
の大きさが、基板１と絶縁膜６との電位障壁より
大きければ、ソース領域２から流出した電子の一
部は浮遊ゲート電極７に入ることができる。浮遊
ゲート電極７に電子が入ると、第２のチヤネル
L2あるいは第３のチヤネルL3のチヤネルコンダ
クタンスが低くなるため、このメモリヤルの読み
出しが可能になる。
第１図に示すようなメモリセルの場合、第２の
チヤネル領域L2の閾値電圧が最も高いために、
表面ポテンシヤルは第２図のような形になる。即
ち、第２のチヤネルL2がドレイン電流を制限し
ている。従つて、このドレイン電流IDは、第１
のチヤネルL1と第２のチヤネルL2の表面ポテン
シヤル差△φSの関数になる。
チヤネル領域L2の閾値電圧が最も高いために、
表面ポテンシヤルは第２図のような形になる。即
ち、第２のチヤネルL2がドレイン電流を制限し
ている。従つて、このドレイン電流IDは、第１
のチヤネルL1と第２のチヤネルL2の表面ポテン
シヤル差△φSの関数になる。
ID＝ｆ（△φS） ……(1)
△φSは、選択ゲート電極５の電圧VSGと浮遊ゲ
ート電極７の電圧VF影響を受けるので、次のよ
うに書ける。
ート電極７の電圧VF影響を受けるので、次のよ
うに書ける。
ID＝ｆ（VSG、VF） ……(2)
浮遊ゲート電極７の電圧VFは、制御ゲート電
極９の電圧VCGと浮遊ゲート電極７に入つた電荷
密度QFの関数であるから、(2)式は(3)式のように
書きかえられる。
極９の電圧VCGと浮遊ゲート電極７に入つた電荷
密度QFの関数であるから、(2)式は(3)式のように
書きかえられる。
ID＝ｆ（VSG，VCG，QF） ……(3)
第３図は第１図に示すメモリセルに使われる書
込み、読み出し回路である。第３図において、書
込み時及び読み出し時には、選択ゲート電極５に
電源電圧VDDが印加される。従つて、電源電圧の
変動に伴い、メモリセルのチヤネルコンダクタン
スが(3)式の理由から変動してしまい、安定した書
込み読み出しを困難にしていた。
込み、読み出し回路である。第３図において、書
込み時及び読み出し時には、選択ゲート電極５に
電源電圧VDDが印加される。従つて、電源電圧の
変動に伴い、メモリセルのチヤネルコンダクタン
スが(3)式の理由から変動してしまい、安定した書
込み読み出しを困難にしていた。
本発明は、上記のような従来の欠点を克服する
ためになされたものであり、安定な書込み及び読
み出しを可能にした半導体集積回路を提供するも
のである。
ためになされたものであり、安定な書込み及び読
み出しを可能にした半導体集積回路を提供するも
のである。
本発明の実施例の半導体集積回路を第４図に示
す。
す。
半導体集積回路内に定電圧回路１１を設け、そ
の出力が選択ゲート電極に接続されている。即
ち、電源電圧VDDの変動によらず一定の電圧が
Vref1が俗択ゲート電極に印加されていることか
ら安定な書込み、読み出しが可能になる。制御ゲ
ート電極に他のVref2を印加することができれ
ば、さらに安定した書込み、読み出しが可能なメ
モリセルとなる。
の出力が選択ゲート電極に接続されている。即
ち、電源電圧VDDの変動によらず一定の電圧が
Vref1が俗択ゲート電極に印加されていることか
ら安定な書込み、読み出しが可能になる。制御ゲ
ート電極に他のVref2を印加することができれ
ば、さらに安定した書込み、読み出しが可能なメ
モリセルとなる。
第５図は、本発明の半導体集積回路に用いた定
電圧回路図である。選択ゲート電極と浮遊ゲート
電極をゲート電極とするMOSトランジスタに定
電流源が直列に接続されている。この定電圧回路
内のMOSトランジスタはメモリセルと同様な構
造になつているものの、浮遊ゲート電極に対する
第２のゲート電極は外部から直接VGなる電圧を
印加できる構造になつている。選択ゲート電極に
対応する第１のゲート電極とドレイン領域を接続
することにより、ドレイン領域より定電圧出力を
取り出せる。第２ゲート電極に印加されるVGは
電源電圧あるいは他の定電圧でも良い。
電圧回路図である。選択ゲート電極と浮遊ゲート
電極をゲート電極とするMOSトランジスタに定
電流源が直列に接続されている。この定電圧回路
内のMOSトランジスタはメモリセルと同様な構
造になつているものの、浮遊ゲート電極に対する
第２のゲート電極は外部から直接VGなる電圧を
印加できる構造になつている。選択ゲート電極に
対応する第１のゲート電極とドレイン領域を接続
することにより、ドレイン領域より定電圧出力を
取り出せる。第２ゲート電極に印加されるVGは
電源電圧あるいは他の定電圧でも良い。
第６図は、第５図に示した定電圧回路の動作原
理を示すグラフである。曲線ＡがMOSトランジ
スタの電流・電圧特性で、曲線ＢとＣが定電流源
の特性を示している。MOSトランジスタと定電
流源に流れる電流は等しい。従つて、各々の曲線
の交わる電圧が定電圧出力となる。即ち、この定
電圧がメモリセルの選択ゲート電極に印加される
と、定電流源とほぼ等しい電流がメモリセルに流
れる。例えば、定電流源の電流値がVref1の場合
は、定電圧出力はVref1（曲線Ａと曲線Ｂとの交
点）となる。仮に電源電圧VDDが変動しても、定
電流源の電流値Iref1は一定であるから、定電圧
出力Vref1も一定に保たれる。MOSトランジスタ
の第２ゲートに印加される電圧VGは、メモリセ
ルの動作状態によつて選択する。即ち、浮遊ゲー
ト電極がマイナスに充電されている場合には、
MOSトランジスタのソース領域と同電位にし、
逆に、プラスに充電されている場合は、VDDと同
電位にすると良い。
理を示すグラフである。曲線ＡがMOSトランジ
スタの電流・電圧特性で、曲線ＢとＣが定電流源
の特性を示している。MOSトランジスタと定電
流源に流れる電流は等しい。従つて、各々の曲線
の交わる電圧が定電圧出力となる。即ち、この定
電圧がメモリセルの選択ゲート電極に印加される
と、定電流源とほぼ等しい電流がメモリセルに流
れる。例えば、定電流源の電流値がVref1の場合
は、定電圧出力はVref1（曲線Ａと曲線Ｂとの交
点）となる。仮に電源電圧VDDが変動しても、定
電流源の電流値Iref1は一定であるから、定電圧
出力Vref1も一定に保たれる。MOSトランジスタ
の第２ゲートに印加される電圧VGは、メモリセ
ルの動作状態によつて選択する。即ち、浮遊ゲー
ト電極がマイナスに充電されている場合には、
MOSトランジスタのソース領域と同電位にし、
逆に、プラスに充電されている場合は、VDDと同
電位にすると良い。
以上説明したように、本発明の半導体集積回路
によれば、選択ゲート電極に定電圧が印加される
ために、メモリセルの情報を安定して読み出すこ
と及びメモリセルに情報を安定して書込むことが
可能になる。
によれば、選択ゲート電極に定電圧が印加される
ために、メモリセルの情報を安定して読み出すこ
と及びメモリセルに情報を安定して書込むことが
可能になる。
第１図は従来の一般的な不揮発性半導体メモリ
の断面図であり、第２図は、第１図の不揮発性半
導体メモリセルの表面ポテンシヤル図である。第
３図は第１図に使用される一般的なメモリセルの
読み出し、書込み回路図である。第４図は、本発
明のメモリセルの読み出し、書込み回路図であ
り、第５図は、本発明の半導体集積回路に使われ
る定電圧回路図である。第６図は、第５図の定電
圧回路の動作原理を示す特性図である。 １……半導体領域、２……ソース領域、３……
ドレイン領域、４，６，８，１０……絶縁膜、５
……選択ゲート電極、７……浮遊ゲート電極、９
……制御ゲート電極。
の断面図であり、第２図は、第１図の不揮発性半
導体メモリセルの表面ポテンシヤル図である。第
３図は第１図に使用される一般的なメモリセルの
読み出し、書込み回路図である。第４図は、本発
明のメモリセルの読み出し、書込み回路図であ
り、第５図は、本発明の半導体集積回路に使われ
る定電圧回路図である。第６図は、第５図の定電
圧回路の動作原理を示す特性図である。 １……半導体領域、２……ソース領域、３……
ドレイン領域、４，６，８，１０……絶縁膜、５
……選択ゲート電極、７……浮遊ゲート電極、９
……制御ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ ソース・ドレイン領域間のチヤネル領域上に
絶縁膜を介して選択ゲート電極と浮遊ゲート電極
とが形成されている不揮発性半導体メモリセル
と、定電圧回路とから少なくとも構成されるとと
もに、前記不揮発性半導体メモリの情報の読み出
し時、あるいは書込み時に、前記定電圧回路の定
電圧出力が前記選択ゲート電極に印加されること
を特徴とする半導体集積回路。 ２ 前記不揮発性半導体メモリの情報の書込み時
において、前記ソース領域から流出した電荷の一
部が前記選択ゲート電極と前記浮遊ゲート電極の
間近傍より注入されることを特徴とする特許請求
の範囲第１項記載の半導体集積回路。 ３ 前記定電圧が前記選択ゲート電極に対応する
第１のゲート電極と前記浮遊ゲート電極に対応す
る第２のゲート電極が前記絶縁膜を介して直列に
接続されているMOS型トランジスタと、前記
MOSトランジスタのドレイン領域に直列に接続
される定電流源とから構成されるとともに、前記
第１のゲート電極と前記MOSトランジスタのド
レイン領域とを接続することにより、前記第１の
ゲート電極の電圧が定電圧となることを特徴とす
る特許請求の範囲第１項あるいは第２項記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59014828A JPS60160175A (ja) | 1984-01-30 | 1984-01-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59014828A JPS60160175A (ja) | 1984-01-30 | 1984-01-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160175A JPS60160175A (ja) | 1985-08-21 |
| JPH0430754B2 true JPH0430754B2 (ja) | 1992-05-22 |
Family
ID=11871896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59014828A Granted JPS60160175A (ja) | 1984-01-30 | 1984-01-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160175A (ja) |
-
1984
- 1984-01-30 JP JP59014828A patent/JPS60160175A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60160175A (ja) | 1985-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |