JPH04307611A - パルス幅１／２パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、任意の一定幅パルスの
連続パルスの１／２パルス幅の発生方式に関する。

【０００２】

【従来の技術】図４は従来例の回路を示し、図５は該回
路のタイムチャートである。図４中、１１は発振器、１
２は初期設定回路、１３はクロック検出回路、１４はカ
ウンタ回路、１５はリセットパルス発生回路である。又
、図５において、（ａ）はクロック入力、（ｂ）は基準
クロック、（ｃ）は１／２幅パルス出力、そして（ｄ）
はリセットパルスである。以下、図４と図５をもちいて
従来例を説明する。

【０００３】今、パルス幅Ｔのディジタル信号であるク
ロック入力（ａ）が、連続してクロック検出回路１３に
入力されている。このクロック検出回路１３は、該クロ
ック入力（ａ）の立ち上がりエッジで‘Ｈ’に保持した
信号（ｃ）を送出する。

【０００４】この信号（ｃ）が‘Ｈ’になることでクロ
ック入力（ａ）が入力されたと判断し、カウンタ回路１
４は初期設定回路１２が指定する初期設定値からカウン
トを開始する。この際のカウント回数Ｎは、発振器１１
の基準クロック（ｂ）の周期ｔとクロック入力（ａ）の
パルス幅Ｔおよび初期設定値によって決定され、初期設
定回路１２の初期設定値が‘０’の際は、パルス幅Ｔの
１／２のパルス幅を出力するためにはカウント回数数Ｎ
をＴ／２ｔ回とする必要がある。

【０００５】カウンタ回路１４によってＴ／２ｔ回カウ
ントされた結果は、リセットパルス発生回路１５に入力
して１クロック幅のリセット信号（ｄ）を送出し、この
リセット信号（ｄ）がクロック検出回路１３にリセット
をかけることで図５（ｃ）に示すパルス幅Ｔの１／２幅
パルス出力（ｃ）を得ることができる。

【０００６】上記したように、従来のパルス幅Ｔの１／
２のパルスを得る回路においては、基準クロック（ｂ）
で一定時間をカウントすることにより、パルス幅Ｔの１
／２のパルスを作成している。ところが、パルス幅Ｔの
クロック入力（ａ）は、基準クロック（ｂ）に対して非
同期であるため、カウント結果の出力（ｃ）は基準クロ
ック（ｂ）の周期ｔのバラツキにより、正確なクロック
入力（ａ）のパルス幅Ｔの１／２を得ようとすると基準
クロック（ｂ）の周期ｔをクロック入力（ａ）の周期Ｔ
に対して十分に短くする必要がある。

【０００７】

【発明が解決しようとする課題】従って、従来回路をも
ちいて入力パルス幅の１／２のパルス幅の信号を得よう
とした場合、必ず入力パルス幅に対して十分に短い周期
のクロック源を必要とするという課題がある。

【０００８】本発明は、任意の一定パルス幅の非同期入
力信号に対し、他のクロックを用いることなく、入力パ
ルスの１／２のパルス幅の信号を作成することのできる
回路提供することを目的とする。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め本発明では、任意の一定幅のパルス信号の有無を検出
するクロック検出回路１と、該クロック検出回路１の出
力を遅延時間選択回路６が出力する遅延時間選択信号に
対応して遅らせる遅延回路２と、クロック入力と該遅延
回路２の出力のパルス幅を比較するパルス幅比較回路３
と、該パルス幅比較回路３の出力の有無を検出するパル
ス検出回路４と、該パルス検出回路４の出力をもとにア
ドレス信号を生成するアドレス発生回路５と、該アドレ
ス発生回路５の出力をもとに遅延回路２に加わる上記遅
延時間選択信号を出力する遅延時間選択回路６と、前記
のクロック入力と遅延回路２の出力の論理積から入力パ
ルス幅の１／２幅のパルスを発生するＡＮＤゲート７と
を設るように構成する。

【００１０】

【作用】本発明は図１に示すごとく、クロック検出回路
１においてクロック入力の有無を検出し、また遅延回路
２において遅延時間選択回路６から入力する遅延制御信
号に対応した遅延パルスを送出し、更にパルス幅比較回
路３において該遅延パルスとクロック入力の一定パルス
幅Ｔとの比較を行い、このパルス幅比較回路３の比較結
果によりパルス検出回路４とアドレス発生回路５と遅延
時間選択回路６を順次に動作させて遅延時間選択信号を
生成するようにしている。

【００１１】従って、この遅延時間選択信号を遅延回路
２に加えて得られた遅延パルスとクロック入力との論理
積をＡＮＤゲート７で求めることにより、常に任意の一
定パルス幅の１／２のパルス幅信号を作成することがで
きる。

【００１２】

【実施例】以下、図２と図３により本発明の実施例を説
明する。図２は本発明の実施例回路、図３は本発明回路
のタイムチャートである。

【００１３】図２中、１はクロック検出回路、２はＡＮ
Ｄゲート２０ａ　〜２０ｎ　及びｔ０　時間遅延回路２
１ａ　〜ｔｎ　時間遅延回路２１ｎ　を具える遅延回路
、３はパルス幅比較回路、４はパルス検出回路、５はア
ドレス発生回路、６は遅延時間選択回路である。そして
、７はＡＮＤゲート、８ａ〜８ｃはインバータである。

【００１４】図３中、（ａ）はクロック入力、（ｂ）は
クロック検出回路１の出力、（ｄ）は遅延回路２の出力
の遅延パルスである。尚、（ｃ）は信号（ｄ）の反転信
号、（ｅ）はクロック入力（ａ）の反転信号、（ｆ）は
パルス幅比較回路３の出力、また（ｇ）はパルス検出回
路４の出力、そして（ｈ）はアドレス発生回路５の出力
である。

【００１５】図３に示すように、パルス幅Ｔ／２の連続
パルスのクロック入力（ａ）がクロック検出回路１に入
力して‘Ｈ’に保持すると、出力（ｂ）は‘Ｌ’から‘
Ｈ’に転じる。そして出力（ｂ）と遅延時間選択回路６
が出力するレベル‘Ｈ’の信号との論理積がＡＮＤゲー
ト２０ａ　で取られ、ｔ０　時間遅延回路２１ａ　から
の遅延パルス（ｄ）はクロック入力（ａ）の立ち上がり
エッジからｔ０　時間遅れて‘Ｈ’になる。このｔ０　
時間遅延回路２１ａ　からの遅延パルス（ｄ）をインバ
ータ８ａで反転させた出力（ｃ）を前記クロック検出回
路１に加えることにより出力（ｂ）は‘Ｌ’になり、次
にｔ０時間遅れて反転信号（ｃ）も‘Ｌ’になる。

【００１６】このｔ０　時間遅延回路２１ａ　からの遅
延パルス（ｄ）とクロック入力（ａ）をインバータ８ｂ
にて反転させた信号（ｅ）をパルス幅比較回路３に加え
、両信号の差を取ることにより出力（ｆ）を得る。この
出力（ｆ）はパルス検出回路４において或る一定時間の
間を‘Ｈ’に保持　（保持時間Ｎ１＞クロック入力（ａ
）の周期Ｔ）されて出力（ｇ）となり、この保持時間Ｎ
１の間はアドレス発生回路５はカウントアップモードに
なり、アドレス発生回路５の出力（ｈ）の立ち下がりエ
ッジ（本実施例では出力（ｆ）をインバータ８ｃで反転
させた信号の立ち上がりエッジ）に同期して出力（ｈ）
はアドレス‘００’から‘０１’に変化する。

【００１７】アドレスが‘００’から‘０１’に変化し
たことにより、遅延時間選択回路６は遅延時間選択信号
を送出して遅延回路２を遅延時間ｔ０　より短い遅延時
間ｔ１をもつｔ１　時間遅延回路２１ｂ　に切り換える
。

【００１８】以下、前述の動作と同様に、クロック入力
（ａ）の遅延時間を順次に短くして行くことにより出力
（ｆ）のパルス幅は順次に狭くなり、出力（ｆ）のパル
スが出なくなる前の状態（図３ではタイミング■）にお
いて出力（ｈ）のアドレスのカウントは停止し（本実施
例ではアドレス‘０３’）、遅延パルス（ｄ）はクロッ
ク入力（ａ）の１／２のパルス幅となる。この遅延パル
ス（ｄ）を反転した出力（ｃ）とクロック入力（ａ）の
論理積をＡＮＤゲート７において取ることにより、クロ
ック入力（ａ）の立ち上がりに同期したパルス幅Ｔ／２
の出力がＡＮＤゲート７より送出する。

【００１９】次に、タイミング■において出力（ｆ）が
送出されなくなると、クロック入力（ａ）のパルス幅の
変化の有無を監視するために出力（ｇ）を一定時間（こ
の場合の時間はＮ２　）の後に‘Ｈ’から‘Ｌ’に切り
換える。出力（ｇ）を‘Ｌ’にすることによりアドレス
発生回路５はカウントダウンモードになり、クロック入
力（ａ）の立ち上がりエッジに同期してカウントダウン
を開始し、この動作によりアドレス‘０２’、次にアド
レス‘０１’がアドレス発生回路５から送出されて遅延
時間選択回路６に加わり、遅延回路２の遅延時間がｔ３
　→ｔ２　→ｔ１　と順次に大きくなり、タイミング■
において再びパルス幅比較回路３から出力（ｆ）のパル
スが送出される。

【００２０】この出力（ｆ）のパルスの再送出に伴い、
タイミング■の間カウントアップモードになり、後にお
いて再びカウントダウンモードになる動作を繰り返し、
ＡＮＤゲート７でクロック入力（ａ）と信号（ｃ）のＡ
ＮＤ積がとることにより、常にクロック入力（ａ）のパ
ルス幅の１／２のパルスを送出する。

【００２１】

【発明の効果】以上の説明から明らかなように本発明に
よれば、遅延時間ｔｎ＜Ｔ／２＜ｔ０の間に遅延時間が
微妙に少しづつ異なるそれぞれの遅延回路を複数個を設
けることにより、他の基準クロックを用いることなく任
意の一定パルス幅の１／２幅のパルスを得ることができ
る。

【図面の簡単な説明】

【図１】　　本発明の原理構成を示す図である。

【図２】　　本発明の一実施例の回路構成を示す図であ
る。

【図３】　　本発明の一実施例回路のタイムチャートを
示す図である。

【図４】　　従来の一実施例の回路構成を示す図である
。

【図５】　　従来の一実施例回路のタイムチャートを示
す図である。

【符号の説明】

１はクロック検出回路 ２は遅延回路 ３はパルス幅比較回路 ４はパルス検出回路 ５はアドレス発生回路 ６は遅延時間選択回路 ７はＡＮＤゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　任意の一定幅のパルス信号の有無を検
   出するクロック検出回路（１）　と、該クロック検出回
   路（１）　の出力を遅延時間選択回路（６）　が出力す
   る遅延時間選択信号に対応して遅らせる遅延回路（２）
   　と、クロック入力と該遅延回路（２）　の出力のパル
   ス幅を比較するパルス幅比較回路（３）　と、該パルス
   幅比較回路（３）　の出力の有無を検出するパルス検出
   回路（４）　と、該パルス検出回路（４）　の出力をも
   とにアドレス信号を生成するアドレス発生回路（５）　
   と、該アドレス発生回路（５）　の出力をもとに遅延回
   路（２）　に加わる上記遅延時間選択信号を出力する遅
   延時間選択回路（６）　と、前記のクロック入力と遅延
   回路（２）　の出力の論理積から入力パルス幅の１／２
   　幅のパルスを発生するＡＮＤゲート（７）　と、を設
   けたことを特徴とするパルス幅１／２パルス発生回路。