JPH0441377Y2 - - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案は、基準周期信号に対して所定の遅延時
間を有しかつ所定のパルス幅を有するタイミング
信号を発生するタイミング信号発生回路に関する
ものであり、詳しくは、タイミング誤差の改善に
関するものである。

（従来の技術） 例えば、LSIテスタで用いられるタイミング信
号発生装置の一種に、基準周期信号の各周期毎に
基準周期信号に対して所定の遅延時間が設定され
るとともに所定のパルス幅が設定されるタイミン
グ信号や、基準周期信号の各周期毎に基準周期信
号に対して所定の遅延時間が設定されるがパルス
幅は一定に設定されたタイミング信号を発生する
ように構成されたものがある。

第３図は、このようなタイミング信号発生装置
TGの一例を示す構成説明図である。第３図にお
いて、１は周期が一定の基準周期信号RATEを
出力する基準周期信号発生部である。２は、基準
周期信号RATEに基づいて基準周期信号RATE
の各周期毎に基準周期信号RATEに対して所定
の遅延時間Tdが設定されるとともに所定のパル
ス幅Ｗが設定されるフオーマツトクロツクFCLK
を出力するフオーマツトクロツク発生部である。
３は、基準周期信号RATEに基づいて基準周期
信号RATEの各周期毎に基準周期信号RATEに
対して所定の遅延時間Td′が設定されるパルス幅
W′が一定のストローブクロツクSCLKを出力す
るストローブクロツク発生部である。第４図は、
このようなタイミング信号発生装置TGから出力
される信号の一例を示すタイミングチヤートであ
り、ａは基準周期信号RATEを示し、ｂはフオ
ーマツトクロツクFCLKを示し、ｃはストローブ
クロツクSCLKを示している。

第５図は、このようなタイミング信号発生装置
TGを用いたデジタルパターン発生装置の一例を
示す構成説明図である。第５図において、PGは
パターンデータ発生装置、FMTはフオーマツト
装置である。パターンデータ発生装置PGからは
基準周期信号RATEの周期でレべルが変化する
第６図ｂに示すようなデジタル信号DSが出力さ
れる。フオーマツト装置FMTは、例えばこのよ
うなデジタル信号DSと第６図ｃに示すようなフ
オーマツトクロツクFCLKとの論理積を求めて第
６図ｄに示すようなデジタルパターンDPを図示
しない測定対象物に出力する。これにより、フオ
ーマツトクロツクFCLKと基準周期信号RATEと
の時間関係は前述のように任意に設定できること
から、基準周期信号RATEの各周期毎に時間関
係の異なるデジタルパターンDPを得ることがで
きる。なお、フオーマツト装置FMTにおける論
理演算は、例えば排他的論理和であつてもよい。
第６図ｂに示すデジタル信号DSと第６図ｃに示
すフオーマツトクロツクFCLKとの排他的論理和
を求めた場合には第６図ｅに示すようなデジタル
パターンDP′が得られることになる。

ところで、従来、第３図におけるフオーマツト
クロツク発生部２は、例えば第７図に示すように
構成されていた。第７図において、４はダウンカ
ウンタであり、遅延時間設定用とパルス幅設定用
の２つが設けられている。５はダウンカウンタ４
にプリセツトすべき遅延時間設定用データDLD
とパルス幅設定用データPWDが格納されたメモ
リである。６はダウンカウンタ４のプリセツトデ
ータのロード、ダウンカウントなどの動作を制御
するための基準周期信号RATEに対して所定の
時間関係を有する復数の制御信号（例えばCS２
〜CS４）を出力する制御回路であり、最大公称
遅延時間TdSが等しい３個の遅延回路７〜９が直
列接続された例を示している。ここで、復数の遅
延回路を用いている理由は、遅延時間の短い遅延
回路の立ち上がり特性は遅延時間の長い遅延回路
よりも優れていることによる。例えば、カウンタ
クロツクCCLKとして200MHzのものを用いると
周期は5nsになる。そして、制御信号CS１からＳ
４までの時間差が30ns程度とすると、１個の遅延
回路で30ns程度の遅延時間を有し中間出力タツプ
を有するものを用いればよいことになるが、この
ような遅延回路の立ち上がり時間は10ns程度にな
り、数カウント程度の誤差を生じる恐れがある。
これに対し、10ns程度の遅延時間を有する遅延回
路の場合には立ち上がり時間は3ns程度になり、
カウント誤差を軽減できる。これにより、ダウン
カウンタ４は、基準周期信号RATEよりなる制
御信号CS１および制御回路６から出力される制
御信号CS２〜CS４に従つて、メモリ５からプリ
セツトデータDLD，PWDをロードし、プリセツ
トデータDLD，PWDからカウントクロツク
CCLKに従つてダウンカウントを行う。１０はダ
ウンカウンタ４の計数値DLC，PWCが予め設定
された所定の値（例えば零）になつたことを検出
する数値検出器であり、遅延時間に関連した計数
値DLCが所定の値になつたことを検出すること
により遅延時間パルスDLP出力し、パルス幅に
関連した計数値PWCが所定の値になつたことを
検出することによりパルス幅パルスPWPを出力
する。８は数値検出器７から加えられる遅延時間
パルスDLPおよびパルス幅パルスPWPに基づい
て基準周期信号RATEに対して所定の遅延時間
Tdを有しかつ所定のパルス幅Ｗを有するタイミ
ング信号TSを形成するタイミング波形形成回路
である。

第８図は、このような第７図の動作を説明する
ためのタイミングチヤートであり、ａは基準周期
信号RATEを示し、ｂは遅延時間パルスDLPを
示し、ｃはパルス幅パルスPWPを示し、ｄはタ
イミング信号TSを示している。すなわち、タイ
ミング波形形成回路１１から出力されるタイミン
グ信号TSの基準周期信号RATEに対する遅延時
間Tdはメモリ５からダウンカウンタ４にロード
される遅延時間データDLDにより設定されるこ
とになり、パルス幅Ｗはメモリ５からダウンカウ
ンタ４にロードされるパルス幅データPWDによ
り設定されることになる。

（考案が解決しようとする問題点） しかし、このような構成によれば、制御回路６
を、遅延回路７〜９を直列接続することにより構
成していることから、これら遅延回路７〜９の特
性のバラツキによる遅延誤差が第９図の破線で示
すように順次積算され、制御信号CS１〜Ｓ４相
互間に時間誤差を生じることになる。なお、第９
図において、ａは遅延回路７の入力を示し、ｂは
遅延回路７の出力を示し、ｃは遅延回路８の出力
を示し、ｄは遅延回路９の出力を示している。そ
して、このような時間誤差はダウンカウンタ４の
内部の時間的なマージン不足やダウンカウンタ４
の調整工数の増大をもたらすことになり、好まし
くない。

本考案は、このような点に着目したものであつ
て、その目的は、遅延回路の特性のバラツキによ
る遅延誤差の影響が小さくでき、ダウンカウンタ
内部の時間的なマージンが大きく、ダウンカウン
タの調整が不要なタイミング信号発生装置を提供
することにある。

（問題点を解決するための手段） このような目的を達成する本考案は、基準周期
信号の各周期毎に基準周期信号および制御回路か
ら出力される基準周期信号に対して所定の時間関
係を有する復数の制御信号により動作が制御され
る２つのダウンカウンタを有し、これらダウンカ
ウンタの出力信号に従つて基準周期信号に対して
所定の遅延時間を有しかつ所定のパルス幅を有す
るタイミング信号を発生するタイミング信号発生
装置において、前記制御回路が、遅延回路とダウ
ンカウンタと共通のクロツクで駆動されるラツチ
回路との直列回路で構成されたことを特徴とす
る。

（実施例） 以下、図面を用いて本考案の実施例を詳細に説
明する。

第１図は本考案の一実施例を示す構成説明図で
あり、第７図と同一部分には同一符号を付けてい
る。第１図と第７図の異なる部分は、制御回路６
の部分である。すなわち、第１図の制御回路６に
おいて、１２，１３はダウンカウンタ４と共通の
カウンタクロツクCCLKで駆動されるラツチ回路
である。ここで、ラツチ回路１２は遅延回路７と
８の間に直列接続され、ラツチ回路１３は遅延回
路８と９の間に直列接続されている。なお、制御
回路６から出力される選択信号CS２〜CS４を除
く他の回路の動作は第７図と同様であるのでその
再説明は省略する。

このような構成において、遅延回路７は基準周
期信号RATEを所定時間（例えばTdS）遅延さ
せてラツチ回路１２に加える。このラツチ回路１
２は、遅延回路７の出力をダウンカウンタ５の動
作と同期させることになる。ラツチ回路１２の出
力は遅延回路８で所定時間（例えばTdS）遅延さ
れてラツチ回路１３に加えられる。このラツチ回
路１３は、遅延回路８の出力をダウンカウンタ５
の動作と同期させることになる。そして、ラツチ
回路１３の出力は遅延回路９で所定時間（例えば
TdS）遅延される。すなわち、遅延回路７の出力
をラツチ回路１２でラツチしてタイミングを合わ
せた後遅延回路８に入力し、遅延回路８の出力を
ラツチ回路１３でラツチしてタイミングを合わせ
た後遅延回路９に入力している。従つて、前段の
遅延回路の特性のバラツによる遅延誤差が後段に
影響することはない。

これにより、従来のように遅延回路の時間誤差
が順次積算されることはなく、遅延回路単体の時
間誤差に抑えることができる。

第２図は、このような第１図の制御回路６の動
作を説明するためのタイミングチヤートである。
第２図において、ａは遅延回路７の入力を示し、
ｂはラツチ回路１２の入力を示し、ｃはラツチ回
路１３の入力を示し、ｄは遅延回路９の出力を示
している。

このように構成することにより、制御信号CS
２〜CS４が遅延回路７〜９の特性のバラツキに
よつて受ける時間誤差の影響を遅延回路単体の時
間誤差に抑えることができ、従来のようなダウン
カウンタ４の内部の時間的なマージン不足やダウ
ンカウンタ４の調整工数の増大をもたらすことは
ない。

なお、ラツチ回路１２，１３の入力をそれぞれ
の前段の遅延回路７，８の中間タツプから取り出
すようにしてもよい。

また、このように構成されるタイミング信号発
生装置は、カウンタを用いた各種の装置にも適用
できるものである。

（考案の効果） 以上説明したように、本考案によれば、遅延回
路の特性のバラツキによる遅延誤差の影響が小さ
くできることから、ダウンカウンタ内部の時間的
なマージンが大きく、ダウンカウンタの調整が不
要なタイミング信号発生装置が実現でき、実用上
の効果は大きい。

【図面の簡単な説明】

第１図は本考案の一実施例を示す構成説明図、
第２図は第１図の要部の動作を説明するためのタ
イミングチヤート、第３図は本考案が適用できる
タイミング信号発生装置の一例を示す構成説明
図、第４図は第３図の動作を説明するためのタイ
ミングチヤート、第５図は第３図の装置を用いた
デジタルパターン発生装置の一例を示す構成説明
図、第６図は第５図の動作を説明するためのタイ
ミングチャート、第７図は第３図におけるフオー
マツトクロツク発生部の従来の一例を示す構成説
明図、第８図は第７図の動作を説明するためのタ
イミングチャート、第９図は第７図の要部の動作
を説明するためのタイミングチヤートである。 ４……ダウンカウンタ、５……メモリ、６……
制御回路、７〜９……遅延回路、１０……数値検
出器、１１……タイミング波形形成回路、１２，
１３……ラツチ回路。

Claims (1)

【実用新案登録請求の範囲】
1. 基準周期信号の各周期毎に基準周期信号および
   制御回路から出力される基準周期信号に対して所
   定の時間関係を有する復数の制御信号により動作
   が制御される２つのダウンカウンタを有し、これ
   らダウンカウンタの出力信号に従つて基準周期信
   号に対して所定の遅延時間を有しかつ所定のパル
   ス幅を有するタイミング信号を発生するタイミン
   グ信号発生回路において、前記制御回路が、遅延
   回路とダウンカウンタと共通のクロツクで駆動さ
   れるラツチ回路との直列回路で構成されたことを
   特徴とするタイミング信号発生回路。