JPH04258152A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04258152A JPH04258152A JP3019820A JP1982091A JPH04258152A JP H04258152 A JPH04258152 A JP H04258152A JP 3019820 A JP3019820 A JP 3019820A JP 1982091 A JP1982091 A JP 1982091A JP H04258152 A JPH04258152 A JP H04258152A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）型半導体装置の製造方法
に関するものである。
Ｏｎ Ｉｎｓｕｌａｔｏｒ）型半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】近年、ＳＯＩ型半導体装置は、耐放射線
性、高速性においてＳｉ基板につくられた半導体装置に
比べ優位性を持つものとして実用化されつつある。ＳＯ
Ｉ型半導体装置は一般にＳｉ膜の膜厚が０．２μｍ前後
より薄くないとＳｉ基板に形成した半導体装置に対して
優位性が小さかった。ところが、ＺＭＲ（Ｚｏｎｅ Ｍ
ｅｌｔｉｎｇ Ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）
法、貼合わせ法で形成したＳＯＩ基板は一般に膜厚が０
．５μｍ以上あり、しかも膜厚の均一性も悪い。これを
研磨により薄膜化することは膜厚制御の面で非常に困難
であった。そこで、予め研磨ストッパーパターンを形成
しておき、その後ＺＭＲ法、貼合わせ法でＳＯＩ膜を形
成し研磨により薄膜化する方法があった。
性、高速性においてＳｉ基板につくられた半導体装置に
比べ優位性を持つものとして実用化されつつある。ＳＯ
Ｉ型半導体装置は一般にＳｉ膜の膜厚が０．２μｍ前後
より薄くないとＳｉ基板に形成した半導体装置に対して
優位性が小さかった。ところが、ＺＭＲ（Ｚｏｎｅ Ｍ
ｅｌｔｉｎｇ Ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）
法、貼合わせ法で形成したＳＯＩ基板は一般に膜厚が０
．５μｍ以上あり、しかも膜厚の均一性も悪い。これを
研磨により薄膜化することは膜厚制御の面で非常に困難
であった。そこで、予め研磨ストッパーパターンを形成
しておき、その後ＺＭＲ法、貼合わせ法でＳＯＩ膜を形
成し研磨により薄膜化する方法があった。
【０００３】図４は従来の研磨ストッパーパターンとＺ
ＭＲ法を用いた薄膜ＳＯＩの形成方法を示すものである
。図４において、１０１はＳｉ基板、１０２はＳｉＯ２
膜、１０３は研磨ストッパーパターン、１０４は非単結
晶Ｓｉ膜、１０５は単結晶Ｓｉ膜である。
ＭＲ法を用いた薄膜ＳＯＩの形成方法を示すものである
。図４において、１０１はＳｉ基板、１０２はＳｉＯ２
膜、１０３は研磨ストッパーパターン、１０４は非単結
晶Ｓｉ膜、１０５は単結晶Ｓｉ膜である。
【０００４】以上のように構成された研磨ストッパーパ
ターンとＺＭＲ法を用いた薄膜ＳＯＩの形成方法につい
て、以下その動作について説明する。
ターンとＺＭＲ法を用いた薄膜ＳＯＩの形成方法につい
て、以下その動作について説明する。
【０００５】まず図４（ａ）に示すようにＳｉ基板１０
１上に研磨ストッパーパターン１０３を有するＳｉＯ２
膜１０２を形成し、さらにその上に非単結晶Ｓｉ膜１０
４を形成する。次に図４（ｂ）に示すように非単結晶Ｓ
ｉ膜１０４を線状ヒータ１０６により溶融再結晶化し、
単結晶Ｓｉ膜１０５を形成する。
１上に研磨ストッパーパターン１０３を有するＳｉＯ２
膜１０２を形成し、さらにその上に非単結晶Ｓｉ膜１０
４を形成する。次に図４（ｂ）に示すように非単結晶Ｓ
ｉ膜１０４を線状ヒータ１０６により溶融再結晶化し、
単結晶Ｓｉ膜１０５を形成する。
【０００６】次に図４（ｃ）に示すように研磨材と研磨
板を用いて単結晶Ｓｉ膜１０５を研磨ストッパーパター
ン１０３が露出するまで研磨し薄膜化する。研磨レート
がＳｉがはやくＳｉＯ２がほとんど削れない研磨材を選
ぶことにより、研磨ストッパーパターン１０３が露出す
ると研磨速度が非常に遅くなりウェハー全面での膜厚の
均一性のよい単結晶Ｓｉ膜が形成できるのである。
板を用いて単結晶Ｓｉ膜１０５を研磨ストッパーパター
ン１０３が露出するまで研磨し薄膜化する。研磨レート
がＳｉがはやくＳｉＯ２がほとんど削れない研磨材を選
ぶことにより、研磨ストッパーパターン１０３が露出す
ると研磨速度が非常に遅くなりウェハー全面での膜厚の
均一性のよい単結晶Ｓｉ膜が形成できるのである。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、例えばＺＭＲ法で再結晶化する時に研磨
ストッパーパターンが下地段差として存在するために、
再結晶化ＳＯＩ層において研磨ストッパーパターン周辺
で結晶欠陥が発生したり、研磨ストッパーパターンは再
結晶化前に形成するため、再結晶化したあとは研磨スト
ッパーパターンにより素子レイアウトが制約されてしま
うという問題点を有していた。また研磨ストッパーパタ
ーンの無いＳＯＩ板を研磨により薄膜化する場合、ＳＯ
Ｉ層の膜厚を正確に制御できないという課題があった。
うな構成では、例えばＺＭＲ法で再結晶化する時に研磨
ストッパーパターンが下地段差として存在するために、
再結晶化ＳＯＩ層において研磨ストッパーパターン周辺
で結晶欠陥が発生したり、研磨ストッパーパターンは再
結晶化前に形成するため、再結晶化したあとは研磨スト
ッパーパターンにより素子レイアウトが制約されてしま
うという問題点を有していた。また研磨ストッパーパタ
ーンの無いＳＯＩ板を研磨により薄膜化する場合、ＳＯ
Ｉ層の膜厚を正確に制御できないという課題があった。
【０００８】本発明は上記問題点に鑑み、研磨ストッパ
ーパターンを後から形成することでＳＯＩ層の結晶性に
悪影響を与えず、また研磨ストッパーパターンの無いＳ
ＯＩ基板をも膜厚の制御性よく薄膜化する半導体装置の
製造方法を提供することを目的とする。
ーパターンを後から形成することでＳＯＩ層の結晶性に
悪影響を与えず、また研磨ストッパーパターンの無いＳ
ＯＩ基板をも膜厚の制御性よく薄膜化する半導体装置の
製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、第１のＳｉＯ２
膜を介して第１のＳｉ膜を備えたＳｉ基板において、フ
ォトマスク法とドライエッチにより前記第１のＳｉ膜に
前記第１のＳｉＯ２膜表面が露出するように第１の開口
部を設ける工程と、熱酸化により前記第１のＳｉ膜に第
２のＳｉＯ２膜を形成する工程と、前記第１の開口部に
おいて前記耐酸化マスク膜と前記第１のＳｉＯ２膜に前
記Ｓｉ基板が露出しかつ前記第１の開口部より小さい第
２の開口部を設ける工程と、ＣＶＤ法により前記第２の
開口部に選択的に第２のＳｉ膜を成長させる工程と、熱
酸化により前記第２のＳｉ膜に表面が少なくとも前記第
１のＳｉＯ２膜表面より高くなるように第３のＳｉＯ２
膜を形成する工程と、前記第１のＳｉ膜表面の前記第２
のＳｉＯ２膜を除去する工程と、研磨板と研磨材を用い
て前記第１のＳｉ膜の表面が前記第３のＳｉＯ２膜表面
とほぼ同じ高さになるまで前記第１のＳｉ膜を研磨する
工程とを備えたものである。
めに本発明の半導体装置の製造方法は、第１のＳｉＯ２
膜を介して第１のＳｉ膜を備えたＳｉ基板において、フ
ォトマスク法とドライエッチにより前記第１のＳｉ膜に
前記第１のＳｉＯ２膜表面が露出するように第１の開口
部を設ける工程と、熱酸化により前記第１のＳｉ膜に第
２のＳｉＯ２膜を形成する工程と、前記第１の開口部に
おいて前記耐酸化マスク膜と前記第１のＳｉＯ２膜に前
記Ｓｉ基板が露出しかつ前記第１の開口部より小さい第
２の開口部を設ける工程と、ＣＶＤ法により前記第２の
開口部に選択的に第２のＳｉ膜を成長させる工程と、熱
酸化により前記第２のＳｉ膜に表面が少なくとも前記第
１のＳｉＯ２膜表面より高くなるように第３のＳｉＯ２
膜を形成する工程と、前記第１のＳｉ膜表面の前記第２
のＳｉＯ２膜を除去する工程と、研磨板と研磨材を用い
て前記第１のＳｉ膜の表面が前記第３のＳｉＯ２膜表面
とほぼ同じ高さになるまで前記第１のＳｉ膜を研磨する
工程とを備えたものである。
【００１０】
【作用】本発明は上記した構成によって、ＳＯＩ層の形
成後に研磨ストッパーパターンを形成するためにＳＯＩ
層の結晶性に影響を与えず、また研磨ストッパーパター
ンの無い厚膜ＳＯＩに後から研磨ストッパーパターンを
形成して薄膜化することが可能となる。
成後に研磨ストッパーパターンを形成するためにＳＯＩ
層の結晶性に影響を与えず、また研磨ストッパーパター
ンの無い厚膜ＳＯＩに後から研磨ストッパーパターンを
形成して薄膜化することが可能となる。
【００１１】
【実施例】以下本発明の一実施例の半導体装置の製造方
法について、図面を参照しながら説明する。図１，図２
は本発明の請求項１記載の半導体装置の製造方法を示す
工程断面図である。
法について、図面を参照しながら説明する。図１，図２
は本発明の請求項１記載の半導体装置の製造方法を示す
工程断面図である。
【００１２】図１において、１はＳｉ基板、２は第１の
ＳｉＯ２膜、３は第１のＳｉ膜、４は第１の開口部、５
は第２のＳｉＯ２膜、６は耐酸化マスク膜である。
ＳｉＯ２膜、３は第１のＳｉ膜、４は第１の開口部、５
は第２のＳｉＯ２膜、６は耐酸化マスク膜である。
【００１３】図１（ａ）では、第１のＳｉＯ２膜２を介
して第１のＳｉ膜３を備えたＳｉ基板、すなわちＳＯＩ
基板の断面図である。このＳＯＩ基板はＺＭＲ法や貼合
わせ法やＳＩＭＯＸ法などを用いて形成したものであり
、第１のＳｉＯ２膜２の膜厚は０．２μｍから２μｍ程
度、第１のＳｉ膜３の膜厚は０．１μｍから４μｍ程度
とする。
して第１のＳｉ膜３を備えたＳｉ基板、すなわちＳＯＩ
基板の断面図である。このＳＯＩ基板はＺＭＲ法や貼合
わせ法やＳＩＭＯＸ法などを用いて形成したものであり
、第１のＳｉＯ２膜２の膜厚は０．２μｍから２μｍ程
度、第１のＳｉ膜３の膜厚は０．１μｍから４μｍ程度
とする。
【００１４】このような構造のＳＯＩ基板に図１（ｂ）
に示すように第１のＳｉＯ２膜２表面が露出するように
第１の開口部４をフォトマスクとドライエッチ法により
形成する。第１の開口部４の形状は限定されるものでは
ないが、例えば格子状に形成すると後の研磨に都合が良
い。格子の１辺は数１０μｍから数１００μｍが適当で
ある。また幅は数μｍから数１０μｍ程度とする。
に示すように第１のＳｉＯ２膜２表面が露出するように
第１の開口部４をフォトマスクとドライエッチ法により
形成する。第１の開口部４の形状は限定されるものでは
ないが、例えば格子状に形成すると後の研磨に都合が良
い。格子の１辺は数１０μｍから数１００μｍが適当で
ある。また幅は数μｍから数１０μｍ程度とする。
【００１５】次に図１（ｃ）に示すように熱酸化により
第１のＳｉ膜３に第２のＳｉＯ２膜５を形成し、その後
耐酸化マスク膜６として例えばＣＶＤ−ＳｉＮ膜を堆積
する。第２のＳｉＯ２膜５の膜厚は２ｎｍから１００ｎ
ｍ程度、ＳｉＮ膜の膜厚は１０ｎｍから２００ｎｍ程度
とする。
第１のＳｉ膜３に第２のＳｉＯ２膜５を形成し、その後
耐酸化マスク膜６として例えばＣＶＤ−ＳｉＮ膜を堆積
する。第２のＳｉＯ２膜５の膜厚は２ｎｍから１００ｎ
ｍ程度、ＳｉＮ膜の膜厚は１０ｎｍから２００ｎｍ程度
とする。
【００１６】次に図１（ｄ）に示すようにフォトマスク
とドライエッチ法により、第１の開口部４の中にＳｉ基
板１が露出するように第２の開口部７を形成する。第２
の開口部７の形状は第１の開口部４の形状に準じるが、
その幅は第１の開口部４より数μｍ程度狭くする。
とドライエッチ法により、第１の開口部４の中にＳｉ基
板１が露出するように第２の開口部７を形成する。第２
の開口部７の形状は第１の開口部４の形状に準じるが、
その幅は第１の開口部４より数μｍ程度狭くする。
【００１７】次に図１（ｅ）に示すように第２の開口部
７にＣＶＤ法により選択的に第２のＳｉ膜８を形成する
。この第２のＳｉ膜８の膜厚は最終的に第１のＳｉ膜３
の膜厚をいくらに設定するかで変わってくるが、ここで
は第１のＳｉＯ２膜２と同じ膜厚とする。すなわち第１
のＳｉＯ２膜２と第２のＳｉ膜８の表面が同じ高さにな
るようにする。
７にＣＶＤ法により選択的に第２のＳｉ膜８を形成する
。この第２のＳｉ膜８の膜厚は最終的に第１のＳｉ膜３
の膜厚をいくらに設定するかで変わってくるが、ここで
は第１のＳｉＯ２膜２と同じ膜厚とする。すなわち第１
のＳｉＯ２膜２と第２のＳｉ膜８の表面が同じ高さにな
るようにする。
【００１８】次に図２（ａ）に示すように第２のＳｉ膜
８に熱酸化により第３のＳｉＯ２膜９を形成する。第３
のＳｉＯ２膜９の膜厚は、第１のＳｉ膜３の目標膜厚や
第１のＳｉＯ２膜２や第２のＳｉ膜８の膜厚によって変
わるが、本実施例のように第１のＳｉＯ２膜２と第２の
Ｓｉ膜８の膜厚が等しい場合には（数１）で表わされる
。
８に熱酸化により第３のＳｉＯ２膜９を形成する。第３
のＳｉＯ２膜９の膜厚は、第１のＳｉ膜３の目標膜厚や
第１のＳｉＯ２膜２や第２のＳｉ膜８の膜厚によって変
わるが、本実施例のように第１のＳｉＯ２膜２と第２の
Ｓｉ膜８の膜厚が等しい場合には（数１）で表わされる
。
【００１９】
【数１】
（数１）は、熱酸化ＳｉＯ２膜界面が初期Ｓｉ膜表面に
対して下方向にＳｉＯ２膜膜厚の４５％もぐり、上方向
に５５％上がることより導かれる。例えば第１のＳｉ膜
３の目標膜厚が５０ｎｍとすると、第２のＳｉ膜８に９
０．９ｎｍの熱酸化膜すなわち第３のＳｉＯ２膜９を形
成することになる。
対して下方向にＳｉＯ２膜膜厚の４５％もぐり、上方向
に５５％上がることより導かれる。例えば第１のＳｉ膜
３の目標膜厚が５０ｎｍとすると、第２のＳｉ膜８に９
０．９ｎｍの熱酸化膜すなわち第３のＳｉＯ２膜９を形
成することになる。
【００２０】次に図２（ｂ）に示すようにフォトマスク
工程により第３のＳｉＯ２膜９が隠れるようにレジスト
１０を残す。
工程により第３のＳｉＯ２膜９が隠れるようにレジスト
１０を残す。
【００２１】次に図２（ｃ）に示すようにウェットエッ
チあるいはドライエッチのより耐酸化マスク膜６及び第
２のＳｉＯ２膜５を除去する。
チあるいはドライエッチのより耐酸化マスク膜６及び第
２のＳｉＯ２膜５を除去する。
【００２２】次に図２（ｄ）に示すように研磨板１１と
研磨材を用いて第１のＳｉ膜３を研磨し薄膜化する。研
磨材としてはＳｉの研磨速度が非常に早くＳｉＯ２に対
して非常に遅いもの、たとえばアミン系水溶液を用いる
。このように第１のＳｉ膜をどんどん薄くしていくと第
３のＳｉＯ２膜９の表面が研磨板１１に接するようにな
る（図２ｅ参照）。するとＳｉＯ２膜の研磨速度が非常
に遅いためこれ以上研磨が進まなくなり、第１のＳｉ膜
の研磨も自動的に停止する。最終的に第１のＳｉ膜３の
膜厚は第３のＳｉＯ２膜９の表面の高さと第１のＳｉＯ
２膜２の表面の高さの差に等しくなるわけである。
研磨材を用いて第１のＳｉ膜３を研磨し薄膜化する。研
磨材としてはＳｉの研磨速度が非常に早くＳｉＯ２に対
して非常に遅いもの、たとえばアミン系水溶液を用いる
。このように第１のＳｉ膜をどんどん薄くしていくと第
３のＳｉＯ２膜９の表面が研磨板１１に接するようにな
る（図２ｅ参照）。するとＳｉＯ２膜の研磨速度が非常
に遅いためこれ以上研磨が進まなくなり、第１のＳｉ膜
の研磨も自動的に停止する。最終的に第１のＳｉ膜３の
膜厚は第３のＳｉＯ２膜９の表面の高さと第１のＳｉＯ
２膜２の表面の高さの差に等しくなるわけである。
【００２３】研磨終了後は図３のようになり、薄膜化さ
れた第１のＳｉ膜３にＭＯＳトランジスタ等の半導体素
子を形成するわけである。
れた第１のＳｉ膜３にＭＯＳトランジスタ等の半導体素
子を形成するわけである。
【００２４】なお、ＳｉＯ２膜以外の耐酸化マスク膜６
の形成は必ずしも必要ではなく、第３のＳｉＯ２膜９の
形成の時に第２のＳｉＯ２膜５が厚くなり第１のＳｉ膜
が薄くなることを除けばその後は全く同じ工程である。
の形成は必ずしも必要ではなく、第３のＳｉＯ２膜９の
形成の時に第２のＳｉＯ２膜５が厚くなり第１のＳｉ膜
が薄くなることを除けばその後は全く同じ工程である。
【００２５】
【発明の効果】以上のように本発明は、ＳＯＩ層形成後
に研磨ストッパーパターンを設けることにより、ＳＯＩ
層の結晶性に悪影響を与えず、また研磨ストッパーパタ
ーンを有していないＳＯＩ基板も研磨薄膜化することが
できる。
に研磨ストッパーパターンを設けることにより、ＳＯＩ
層の結晶性に悪影響を与えず、また研磨ストッパーパタ
ーンを有していないＳＯＩ基板も研磨薄膜化することが
できる。
【図１】本発明の一実施例における半導体装置の製造方
法の部分工程断面図である。
法の部分工程断面図である。
【図２】本発明の一実施例における半導体装置の製造方
法の部分工程断面図である。
法の部分工程断面図である。
【図３】同実施例によって形成された半導体装置の断面
図である。
図である。
【図４】従来例を説明する工程断面図である。
１ Ｓｉ基板
２ 第１のＳｉＯ２膜
３ 第１のＳｉ膜
４ 第１の開口部
５ 第２のＳｉＯ２膜
６ 耐酸化マスク膜
７ 第２の開口部
８ 第２のＳｉ膜
９ 第３のＳｉＯ２膜
１０ レシ゛スト
１１ 研磨板
Claims (1)
- 【請求項１】第１のＳｉＯ２膜を介して第１のＳｉ膜を
備えたＳｉ基板において、フォトマスク法とドライエッ
チにより前記第１のＳｉ膜に前記第１のＳｉＯ２膜表面
が露出するように第１の開口部を設ける工程と、熱酸化
により前記第１のＳｉ膜に第２のＳｉＯ２膜を形成する
工程と、前記第１の開口部において前記耐酸化マスク膜
と前記第１のＳｉＯ２膜に前記Ｓｉ基板が露出しかつ前
記第１の開口部より小さい第２の開口部を設ける工程と
、ＣＶＤ法により前記第２の開口部に選択的に第２のＳ
ｉ膜を成長させる工程と、熱酸化により前記第２のＳｉ
膜に表面が少なくとも前記第１のＳｉＯ２膜表面より高
くなるように第３のＳｉＯ２膜を形成する工程と、前記
第１のＳｉ膜表面の前記第２のＳｉＯ２膜を除去する工
程と、研磨板と研磨材を用いて前記第１のＳｉ膜の表面
が前記第３のＳｉＯ２膜表面とほぼ同じ高さになるまで
前記第１のＳｉ膜を研磨する工程とを備えた半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019820A JPH04258152A (ja) | 1991-02-13 | 1991-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019820A JPH04258152A (ja) | 1991-02-13 | 1991-02-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258152A true JPH04258152A (ja) | 1992-09-14 |
Family
ID=12009956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019820A Pending JPH04258152A (ja) | 1991-02-13 | 1991-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258152A (ja) |
-
1991
- 1991-02-13 JP JP3019820A patent/JPH04258152A/ja active Pending
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