JPH04308458A - 電源装置 - Google Patents
電源装置Info
- Publication number
- JPH04308458A JPH04308458A JP3071949A JP7194991A JPH04308458A JP H04308458 A JPH04308458 A JP H04308458A JP 3071949 A JP3071949 A JP 3071949A JP 7194991 A JP7194991 A JP 7194991A JP H04308458 A JPH04308458 A JP H04308458A
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- JP
- Japan
- Prior art keywords
- output
- voltage
- switching element
- power supply
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- Developing For Electrophotography (AREA)
- Control Or Security For Electrophotography (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電子写真方式のプリン
タ，複写機の現像バイアス用交流電源等の電源装置に関
するものである。
タ，複写機の現像バイアス用交流電源等の電源装置に関
するものである。
【０００２】
【従来の技術】従来、現像バイアス用の交流電源は、低
周波の昇圧用トランスを用いることが多かった。ところ
が近年、方形波より、デューティを３：７もしくは４：
６にした偏デューティの矩形波の方が現像の諸特性が優
れていることがわかってきた。そこで、本出願人はトラ
ンスの偏磁を避け、トランスを小型化するために、高周
波コンバータで負荷容量を充電し、高耐圧トランジスタ
で放電することによって任意のデューティの矩形波を得
る方式を提案し、実用化してきた。
周波の昇圧用トランスを用いることが多かった。ところ
が近年、方形波より、デューティを３：７もしくは４：
６にした偏デューティの矩形波の方が現像の諸特性が優
れていることがわかってきた。そこで、本出願人はトラ
ンスの偏磁を避け、トランスを小型化するために、高周
波コンバータで負荷容量を充電し、高耐圧トランジスタ
で放電することによって任意のデューティの矩形波を得
る方式を提案し、実用化してきた。
【０００３】
【発明が解決しようとする課題】ところで従来は、高周
波ＤＣ−ＤＣコンバータで負荷容量を充電し、高耐圧の
スイッチング素子で該負荷容量を放電することによって
高速の立上がり，立下がりを持つ偏デューティの高圧パ
ルス出力を得ている。この方式における最も重要な部品
はスイッチング素子で、高耐圧，大電流、且つ高速のス
イッチング特性が要求される。現段階においては、高耐
圧のトランジスタが最適の素子であるが、高電圧領域で
のコレクタ電流の許容値は著しく制限され、所望の立下
がり速度を得るためには、高価な高耐圧トランジスタを
並列に複数個用いる必要がある。さらに、トランジスタ
のｈｆｅのバラツキを考慮すると、コレクタ電流の最大
許容範囲から十分マージンを取る必要があり、トランジ
スタの能力を十分生かすことができていない。
波ＤＣ−ＤＣコンバータで負荷容量を充電し、高耐圧の
スイッチング素子で該負荷容量を放電することによって
高速の立上がり，立下がりを持つ偏デューティの高圧パ
ルス出力を得ている。この方式における最も重要な部品
はスイッチング素子で、高耐圧，大電流、且つ高速のス
イッチング特性が要求される。現段階においては、高耐
圧のトランジスタが最適の素子であるが、高電圧領域で
のコレクタ電流の許容値は著しく制限され、所望の立下
がり速度を得るためには、高価な高耐圧トランジスタを
並列に複数個用いる必要がある。さらに、トランジスタ
のｈｆｅのバラツキを考慮すると、コレクタ電流の最大
許容範囲から十分マージンを取る必要があり、トランジ
スタの能力を十分生かすことができていない。
【０００４】本発明は、このような事情に鑑みてなされ
たもので、高耐圧スイッチング素子を多数用いずに高速
で立ち下がる出力を得ることのできる、容量負荷用の電
源装置を提供することを目的とするものである。
たもので、高耐圧スイッチング素子を多数用いずに高速
で立ち下がる出力を得ることのできる、容量負荷用の電
源装置を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】本発明は、前記目的を達
成するため、高耐圧スイッチング素子の電流を制御し、
且つ、スイッチング期間を時分割し、放電の開始直後、
すなわちコレクタ電圧が高いときはコレクタ電流を小さ
くし、負荷容量の放電が進んでコレクタ電圧が低くなる
にしたがってコレクタ電流を増やして、立下がり速度を
増やすようにするもので、詳しく電源装置をつぎの（１
），（２）のとおりに構成するものである。
成するため、高耐圧スイッチング素子の電流を制御し、
且つ、スイッチング期間を時分割し、放電の開始直後、
すなわちコレクタ電圧が高いときはコレクタ電流を小さ
くし、負荷容量の放電が進んでコレクタ電圧が低くなる
にしたがってコレクタ電流を増やして、立下がり速度を
増やすようにするもので、詳しく電源装置をつぎの（１
），（２）のとおりに構成するものである。
【０００６】（１）コンバータトランスと、該コンバー
タトランスの出力を整流し容量性負荷が接続される出力
端に供給する整流器と、前記出力端とグランド間に接続
されたスイッチング素子と、該スイッチング素子を、出
力端−グランド間電圧の低下にしたがい徐々に電流が増
大するように制御する制御手段とを備えた電源装置。
タトランスの出力を整流し容量性負荷が接続される出力
端に供給する整流器と、前記出力端とグランド間に接続
されたスイッチング素子と、該スイッチング素子を、出
力端−グランド間電圧の低下にしたがい徐々に電流が増
大するように制御する制御手段とを備えた電源装置。
【０００７】（２）制御手段は、予め記憶手段に記憶さ
れているデータにしたがって制御を行うものである前記
（１）記載の電源装置。
れているデータにしたがって制御を行うものである前記
（１）記載の電源装置。
【０００８】（３）スイッチング素子に印加される電圧
を検出する電圧検出手段を設けると共に、制御手段は前
記電圧検出手段の出力に応じて前記スイッチング素子を
制御するものとした前記（１）記載の電源装置。
を検出する電圧検出手段を設けると共に、制御手段は前
記電圧検出手段の出力に応じて前記スイッチング素子を
制御するものとした前記（１）記載の電源装置。
【０００９】
【作用】前記（１），（２）の構成により、スイッチン
グ素子の電流は、出力端−グランド間電圧が低下するに
したがい増大するので、スイッチング素子の最大許容電
流に対するマージンを小さくすることができる。
グ素子の電流は、出力端−グランド間電圧が低下するに
したがい増大するので、スイッチング素子の最大許容電
流に対するマージンを小さくすることができる。
【００１０】
【実施例】以下本発明を実施例により詳しく説明する。
（実施例１）図１は実施例１である“現像バイアス用電
源”のブロック図、図２はその各部の電圧波形図である
。図１において、１はマイクロコンピュータ（以下ＣＰ
Ｕと記す）でメモリ（記憶手段）等の周辺装置も内部に
含むものである。該ＣＰＵ・１は図示されないプリンタ
（複写機）本体のシーケンスコントローラとバスライン
或いは通信ポートで接続され、シーケンス信号の授受を
行う。第１のカウンタ６は、ＣＰＵ・１の基準クロック
を繰返し周波数ｆ１（１００ＫＨｚ ）に逓減する。第
２のカウンタ７は、さらに繰返し周波数ｆ２（２ＫＨｚ
）でデューティ７：３の低周波信号を作りだす。
源”のブロック図、図２はその各部の電圧波形図である
。図１において、１はマイクロコンピュータ（以下ＣＰ
Ｕと記す）でメモリ（記憶手段）等の周辺装置も内部に
含むものである。該ＣＰＵ・１は図示されないプリンタ
（複写機）本体のシーケンスコントローラとバスライン
或いは通信ポートで接続され、シーケンス信号の授受を
行う。第１のカウンタ６は、ＣＰＵ・１の基準クロック
を繰返し周波数ｆ１（１００ＫＨｚ ）に逓減する。第
２のカウンタ７は、さらに繰返し周波数ｆ２（２ＫＨｚ
）でデューティ７：３の低周波信号を作りだす。
【００１１】高周波コンバータトランスＴ１の１次側の
スイッチング素子Ｑ１は、ＰＷＭ回路２によって制御さ
れる。ＰＷＭ回路２の出力は、繰返し周波数ｆ１で、そ
のパルス幅はＣＰＵ・１によって制御される。
スイッチング素子Ｑ１は、ＰＷＭ回路２によって制御さ
れる。ＰＷＭ回路２の出力は、繰返し周波数ｆ１で、そ
のパルス幅はＣＰＵ・１によって制御される。
【００１２】コンバータトランスＴ１の２次側の昇圧出
力は、整流器Ｄ１で整流された後、図２の（ハ）に示す
ように、出力端子Ｐ１に接続された負荷容量を充電して
いく。
力は、整流器Ｄ１で整流された後、図２の（ハ）に示す
ように、出力端子Ｐ１に接続された負荷容量を充電して
いく。
【００１３】出力端子Ｐ１の出力は、電圧検出回路４で
所定比に分圧されコンパレータ３に入力される。コンパ
レータ３は、該電圧検出回路４の出力と基準電圧発生回
路５の出力を比較して比較結果をＣＰＵ・１に出力する
。出力端子Ｐ１の出力が所定レベルに達すると、ＰＷＭ
回路２の出力は停止される。ＰＷＭ回路２の出力が停止
して、出力端子Ｐ１出力が放電によってしきい値以下に
なるとコンパレータ３の出力が反転してＰＷＭ回路２が
再び出力を開始する。
所定比に分圧されコンパレータ３に入力される。コンパ
レータ３は、該電圧検出回路４の出力と基準電圧発生回
路５の出力を比較して比較結果をＣＰＵ・１に出力する
。出力端子Ｐ１の出力が所定レベルに達すると、ＰＷＭ
回路２の出力は停止される。ＰＷＭ回路２の出力が停止
して、出力端子Ｐ１出力が放電によってしきい値以下に
なるとコンパレータ３の出力が反転してＰＷＭ回路２が
再び出力を開始する。
【００１４】高耐圧トランジスタＱ２は、図２の（ハ）
，（ニ），（ホ）に示すように、第２のカウンタ７の出
力と同期してオン，オフされる。高耐圧トランジスタＱ
２オン時はＰＷＭ回路２の出力は停止される。高耐圧ト
ランジスタＱ２オン時に、Ｄ／Ａコンバータ８は、（ニ
）に示すようにＣＰＵ・１のプログラミングによって高
耐圧トランジスタＱ２の電流を出力端子１−グランド間
電圧の低下にしたがい増大するように変化させる。即ち
Ｄ／Ａコンバータ８の出力電圧をＶｄとすると、高耐圧
トランジスタＱ２のコレクタ電流のピーク値Ｉｐは、概
略、 Ｉｐ＝Ｖｄ／Ｒ４ に押えられ、最大許容電流に対するマージンを小さくす
ることができる。よって（ハ）に示すように、従来例が
高耐圧トランジスタを２〜３個並列に接続して得ていた
出力を、本実施例では１個のトランジスタでより高速の
立下がりで得ることができる。
，（ニ），（ホ）に示すように、第２のカウンタ７の出
力と同期してオン，オフされる。高耐圧トランジスタＱ
２オン時はＰＷＭ回路２の出力は停止される。高耐圧ト
ランジスタＱ２オン時に、Ｄ／Ａコンバータ８は、（ニ
）に示すようにＣＰＵ・１のプログラミングによって高
耐圧トランジスタＱ２の電流を出力端子１−グランド間
電圧の低下にしたがい増大するように変化させる。即ち
Ｄ／Ａコンバータ８の出力電圧をＶｄとすると、高耐圧
トランジスタＱ２のコレクタ電流のピーク値Ｉｐは、概
略、 Ｉｐ＝Ｖｄ／Ｒ４ に押えられ、最大許容電流に対するマージンを小さくす
ることができる。よって（ハ）に示すように、従来例が
高耐圧トランジスタを２〜３個並列に接続して得ていた
出力を、本実施例では１個のトランジスタでより高速の
立下がりで得ることができる。
【００１５】周波数ｆ１，ｆ２、出力デューティ、ＰＷ
Ｍ回路２の出力のパルス幅、Ｄ／Ａコンバータ８の制御
シーケンス等は、予めＣＰＵ・１内のメモリに記憶され
ているデータに基づいて決定される。なお、前述の決定
を一部ハードウエアにより行うこともできる。
Ｍ回路２の出力のパルス幅、Ｄ／Ａコンバータ８の制御
シーケンス等は、予めＣＰＵ・１内のメモリに記憶され
ているデータに基づいて決定される。なお、前述の決定
を一部ハードウエアにより行うこともできる。
【００１６】（実施例２）図３は、実施例２のブロック
図であり、図４は同実施例の説明図である。本実施例は
、実施例１における基準電圧をＣＰＵ・１で制御するよ
うにしたものである。ＣＰＵ・１の出力をＤ／Ａコンバ
ータ２１でアナログに変換してコンパレータ３及び高耐
圧トランジスタＱ２のベースに入力する。
図であり、図４は同実施例の説明図である。本実施例は
、実施例１における基準電圧をＣＰＵ・１で制御するよ
うにしたものである。ＣＰＵ・１の出力をＤ／Ａコンバ
ータ２１でアナログに変換してコンパレータ３及び高耐
圧トランジスタＱ２のベースに入力する。
【００１７】基準電圧をＣＰＵ・１で制御することで、
図４に示すようにコンパレータ３のしきい値を容易に切
換えることが可能になる。
図４に示すようにコンパレータ３のしきい値を容易に切
換えることが可能になる。
【００１８】図４にしきい値を複数設けてＰＷＭ回路２
の出力パルス幅を制御した例を示す。図４の（イ）で出
力端子Ｐ１の出力がしきい値Ｂに達すると、ＰＷＭ回路
２のパルス幅を所定量だけ短くする。このため負荷容量
の充電カーブは、なだらかになる。しきい値Ａに達する
とＰＷＭ出力は停止される。（ロ）はしきい値を３つ設
けてＰＷＭ回路２の出力パルス幅を０まで含めて３レベ
ルに切換えたものである。高耐圧トランジスタＱ２のベ
ースへのＤ／Ａ出力は、図２に示すと同様に制御される
。
の出力パルス幅を制御した例を示す。図４の（イ）で出
力端子Ｐ１の出力がしきい値Ｂに達すると、ＰＷＭ回路
２のパルス幅を所定量だけ短くする。このため負荷容量
の充電カーブは、なだらかになる。しきい値Ａに達する
とＰＷＭ出力は停止される。（ロ）はしきい値を３つ設
けてＰＷＭ回路２の出力パルス幅を０まで含めて３レベ
ルに切換えたものである。高耐圧トランジスタＱ２のベ
ースへのＤ／Ａ出力は、図２に示すと同様に制御される
。
【００１９】（実施例３）図５は、実施例３の説明図で
ある。本実施例の回路構成は、図３と全く同じである。
ある。本実施例の回路構成は、図３と全く同じである。
【００２０】本実施例では、出力電圧に応じて高耐圧ト
ランジスタＱ２のコレクタ電流を制御しようとするもの
である。高耐圧トランジスタＱ２のオンのタイミングに
なると、コンパレータ３のしきい値を（イ）に示すよう
に、レベルＣへ切換える。電圧検出回路４の出力がレベ
ルＣを通過すると、コンパレータ３のしきい値をＤへ切
換えると共に高耐圧トランジスタＱ２へのＤ／Ａ出力を
１ステップ上げる。同様に、電圧出力がＤレベルを超え
るとしきい値をＦに切換えると共に、Ｑ２へのＤ／Ａ出
力をさらに１ステップ上げる。電圧出力が、Ｆレベルを
超えるとしきい値を０に切換え、Ｑ２へのＤ／Ａコンバ
ータ２１の出力を最大レベルに切換える。高周波コンバ
ータトランスＴ１の１次側のスイッチング素子Ｑ１は、
図５の（イ），（ロ）に示すように、実施例２と同様に
制御される。
ランジスタＱ２のコレクタ電流を制御しようとするもの
である。高耐圧トランジスタＱ２のオンのタイミングに
なると、コンパレータ３のしきい値を（イ）に示すよう
に、レベルＣへ切換える。電圧検出回路４の出力がレベ
ルＣを通過すると、コンパレータ３のしきい値をＤへ切
換えると共に高耐圧トランジスタＱ２へのＤ／Ａ出力を
１ステップ上げる。同様に、電圧出力がＤレベルを超え
るとしきい値をＦに切換えると共に、Ｑ２へのＤ／Ａ出
力をさらに１ステップ上げる。電圧出力が、Ｆレベルを
超えるとしきい値を０に切換え、Ｑ２へのＤ／Ａコンバ
ータ２１の出力を最大レベルに切換える。高周波コンバ
ータトランスＴ１の１次側のスイッチング素子Ｑ１は、
図５の（イ），（ロ）に示すように、実施例２と同様に
制御される。
【００２１】なお、以上の各実施例をつぎのａ，ｂ，ｃ
に示すように変形できる。
に示すように変形できる。
【００２２】ａ．実施例１〜実施例３において、コンバ
ータトランス２次側に負荷電流の検出回路を設け、その
検出出力を第２の基準電圧と第２のコンパレータで比較
して、コンバータ１次側制御用のＰＷＭ回路２の出力を
制限もしくは停止させる。
ータトランス２次側に負荷電流の検出回路を設け、その
検出出力を第２の基準電圧と第２のコンパレータで比較
して、コンバータ１次側制御用のＰＷＭ回路２の出力を
制限もしくは停止させる。
【００２３】ｂ．前記ａにおいて、第２の基準電圧や第
２のコンパレータを用いる代りに、アナログスイッチに
よって電圧検出出力と電流検出出力を時分割で切換えて
、コンパレータ３に入力し、基準電圧も同時にデータを
切り換えてＤ／Ａコンバータ２１に入力する。
２のコンパレータを用いる代りに、アナログスイッチに
よって電圧検出出力と電流検出出力を時分割で切換えて
、コンパレータ３に入力し、基準電圧も同時にデータを
切り換えてＤ／Ａコンバータ２１に入力する。
【００２４】ｃ．前記ａにおいて、負荷電流検出出力と
しきい値との比較は、スイッチング素子Ｑ１のオン時の
タイミング中にコンパレータ３で行われ、その他のタイ
ミングではコンパレータ３で電圧検出出力の比較が行わ
れる。
しきい値との比較は、スイッチング素子Ｑ１のオン時の
タイミング中にコンパレータ３で行われ、その他のタイ
ミングではコンパレータ３で電圧検出出力の比較が行わ
れる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
出力端を短絡するスイッチング素子の電流を、出力端−
グランド間電圧の低下にしたがい増大するようにしてい
るので、スイッチング素子の最大許容電流に対するマー
ジンを小さくでき、スイッチング素子を多数用いる必要
がなく、また高速で立下がる出力を得ることができる。
出力端を短絡するスイッチング素子の電流を、出力端−
グランド間電圧の低下にしたがい増大するようにしてい
るので、スイッチング素子の最大許容電流に対するマー
ジンを小さくでき、スイッチング素子を多数用いる必要
がなく、また高速で立下がる出力を得ることができる。
【００２６】請求項３の発明では、スイッチング素子に
印加されている電圧を検出して、スイッチング素子の電
流を制御しているので、前記マージンをより正確に確保
することができる。
印加されている電圧を検出して、スイッチング素子の電
流を制御しているので、前記マージンをより正確に確保
することができる。
【図１】 実施例１のブロック図
【図２】 実施例１の各部波形図
【図３】 実施例２のブロック図
【図４】 実施例２の説明図
【図５】 実施例３の説明図
【符号の説明】
１ マイクロコンピュータ
Ｄ１ 整流器
Ｑ２ 高耐圧トランジスタ
Claims (3)
- 【請求項１】 コンバータトランスと、該コンバータ
トランスの出力を整流し容量性負荷が接続される出力端
に供給する整流器と、前記出力端とグランド間に接続さ
れたスイッチング素子と、該スイッチング素子を、出力
端−グランド間電圧の低下にしたがい徐々に電流が増大
するように制御する制御手段とを備えたことを特徴とす
る電源装置。 - 【請求項２】 制御手段は、予め記憶手段に記憶され
ているデータにしたがって制御を行うものであることを
特徴とする請求項１記載の電源装置。 - 【請求項３】 スイッチング素子に印加される電圧を
検出する電圧検出手段を設けると共に、制御手段は前記
電圧検出手段の出力に応じて前記スイッチング素子を制
御するものとしたことを特徴とする請求項１記載の電源
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071949A JP3051488B2 (ja) | 1991-04-05 | 1991-04-05 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071949A JP3051488B2 (ja) | 1991-04-05 | 1991-04-05 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04308458A true JPH04308458A (ja) | 1992-10-30 |
| JP3051488B2 JP3051488B2 (ja) | 2000-06-12 |
Family
ID=13475247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071949A Expired - Fee Related JP3051488B2 (ja) | 1991-04-05 | 1991-04-05 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3051488B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NZ228132A (en) | 1988-04-08 | 1992-04-28 | Nz Government | Metal oxide material comprising various mixtures of bi, tl, pb, sr, ca, cu, y and ag |
| JP3538046B2 (ja) | 1998-12-11 | 2004-06-14 | Ｎｅｃ液晶テクノロジー株式会社 | 携帯用端末装置 |
-
1991
- 1991-04-05 JP JP3071949A patent/JP3051488B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3051488B2 (ja) | 2000-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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