JPH04309139A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はチップ上にＩＣＥ（イン
サーキット・エミュレータ）回路を搭載した半導体集積
回路装置に関する。近年、ＤＳＰ（デジタル・シグナル
・プロセッサ）、ＲＩＳＣ（リドュースト・インストラ
クション・セット・コンピュータ）等の高速動作するプ
ロセッサを実動作させながらプログラムのデバッグ等を
行う際に、プログラムを実際に使用する動作周波数でプ
ロセッサ上で実行する必要がある。このため、より高速
な動作周波数に追従可能なＩＣＥ回路が必要となってき
た。

【０００２】

【従来の技術】従来、高速動作するＲＩＳＣチップでは
ＩＣＥ回路を搭載しており、このＩＣＥ回路にて動作中
のプロセッサのステータス及びプログラムの実行アドレ
スのトレース、プログラムを停止させるためのブレーク
ポイントの設定等を行う。又、プロセッサは内部にプロ
グラムメモリを持たず、全て外部バスによる外部メモリ
のアクセスのみを行う。

【０００３】一方、高速動作するＤＳＰにおいてもチッ
プ上にＩＣＥ回路を形成することが必要となるが、この
ＤＳＰではより高速化するためにＣＰＵが実行するプロ
グラムをチップ上に形成したＥＰＲＯＭに蓄えており、
又、データもチップ上に形成したＲＡＭ等を使用して処
理するようになっている。特に、ワンチップ化されたＤ
ＳＰの場合、入出力インタフェース関連の外部端子数が
多くなり、チップ上のＩＣＥ回路に割り当て可能な外部
インタフェース端子数も制限されるといった問題点があ
った。

【０００４】従って、チップ上にＥＰＲＯＭを形成した
半導体集積回路装置においてＩＣＥ回路を形成する場合
、このチップ上のＥＰＲＯＭの内容を書き換えられるこ
とが必要となる。又、チップ上に形成したＲＡＭ上のデ
ータのトレースを行うことができるＩＣＥ回路が必要と
なる。更に、チップ上のＩＣＥ回路に割り当てられる外
部インタフェース端子数を低減することが必要となる。

【０００５】

【発明が解決しようとする課題】本発明は上記事情を鑑
みてなされたものであって、チップ上にプログラムを書
き換え可能な不揮発性メモリを形成した半導体集積回路
装置において、チップ上に形成したＩＣＥ回路にて不揮
発性メモリの内容を変更できることを目的とする。

【０００６】又、本発明はプログラムの実行アドレスを
トレースできるとともに、チップ上に形成したＲＡＭの
データトレースを行うことができることを目的とする。 又、本発明はチップ上のＩＣＥ回路に割り当てられる外
部インタフェース端子数を低減することができることを
目的とする。又、本発明は半導体集積回路装置の中央処
理装置を外部ＩＣＥ装置のモニタープログラムにて動作
させることができることを目的とする。

【０００７】更に、本発明はＩＣＥ停止時にはＩＣＥ回
路の機能を停止できることを目的とする。

【０００８】

【課題を解決するための手段】図１は本発明の原理説明
図である。不揮発性メモリ１はプログラムを記憶してお
り、書き換え可能である。中央処理装置２は不揮発性メ
モリ１の所定アドレスをアクセスするプログラムカウン
タ２ｂを含むアドレス発生回路２ａと、読み出されたプ
ログラムデータを高速で実行するプログラム実行部２ｃ
とを備えている。ＲＡＭ３にはプログラムの実行に使用
するデータが記憶されている。

【０００９】そして、ＩＣＥ回路４は外部からの命令に
より中央処理装置２の動作を制御監視するものであり、
同ＩＣＥ回路４に備えられた第１の停止制御手段５は外
部ＩＣＥ装置から入力される書込み制御信号に基づいて
プログラム実行部２ｃの動作を停止させ、書込み制御手
段６は外部ＩＣＥ装置から入力されるアドレスデータを
アドレス発生回路２ａに入力し、アドレス発生回路２ａ
にてアクセスされた不揮発性メモリ１の所定アドレスに
プログラムデータを書き込む。

【００１０】又、ＩＣＥ回路は、半導体集積回路装置内
のパラレル信号データを入力してシリアル信号データに
変換するデータ形式変換手段と、データ形式変換手段に
て変換されたシリアル信号データと中央処理装置の他の
ステータス情報を外部ＩＣＥ装置に出力する複数のシリ
アルインタフェースポートとを備えている。又、ＩＣＥ
回路は、外部ＩＣＥ装置のＩＣＥ本体とシリアルでデー
タ転送を行うための同期用クロックの発生部をＩＣＥ回
路内に備えるとともに、クロック信号に基づいていずれ
か１つのシリアルインタフェースポートのシリアル信号
データを符号化する変調回路を備え、シリアル信号デー
タと同期クロックとを同時にＩＣＥ本体へ送出するよう
にしている。

【００１１】又、ＩＣＥ回路は、ＲＡＭに記憶されてい
るデータをトレースするための複数のレジスタを備え、
各レジスタのデータに識別コードを付加して順次データ
形式変換手段に転送するようにしている。又、ＩＣＥ回
路は、外部ＩＣＥ装置からのブレーク制御信号に基づい
て不揮発性メモリのプログラムによる中央処理装置の動
作を一時的に停止させる第２の停止制御手段と、第２の
停止制御手段による中央処理装置の動作停止に基づいて
プログラムカウンタ及びステータスレジスタの内容をＩ
ＣＥ本体内のメモリへ退避させ、以後、プログラムのア
クセスを不揮発性メモリからＩＣＥ本体のメモリへ切換
えて中央処理装置に外部ＩＣＥ装置のモニタープログラ
ムを実行させる切換制御手段とを備えている。

【００１２】更に、ＩＣＥ回路は、外部ＩＣＥ装置から
の機能停止信号に基づいてＩＣＥ回路の機能を停止させ
る機能停止手段を備えている。

【００１３】

【作用】従って、第１発明によれば、ＩＣＥ回路４に備
えられた第１の停止制御手段５は外部ＩＣＥ装置から入
力される書込み制御信号に基づいてプログラム実行部２
ｃの動作を停止させるので、アドレス発生回路２ａによ
り不揮発性メモリ１の所定アドレスがアクセスされてプ
ログラムが読み出されても実行されず、アクセスされた
不揮発性メモリ１の所定アドレスに書込み制御手段６に
よりプログラムデータが書き込まれる。

【００１４】又、ＩＣＥ回路を、半導体集積回路装置内
のパラレル信号データを入力してシリアル信号データに
変換するデータ形式変換手段と、データ形式変換手段に
て変換されたシリアル信号データと中央処理装置の他の
ステータス情報を外部ＩＣＥ装置に出力する複数のシリ
アルインタフェースポートとを備えたものとすることに
より、パラレルでデータを転送するものと比較してＩＣ
Ｅ回路に割り当てられるポート数が削減される。

【００１５】又、ＩＣＥ回路を、外部ＩＣＥ装置のＩＣ
Ｅ本体とシリアルでデータ転送を行うための同期用クロ
ックの発生部をＩＣＥ回路内に備えるとともに、クロッ
ク信号に基づいていずれか１つのシリアルインタフェー
スポートのシリアル信号データを符号化する変調回路を
備え、シリアル信号データと同期クロックとを同時にＩ
ＣＥ本体へ送出するものとすることにより、同期のため
にのみ使用されるポートを設ける必要がなく、ＩＣＥ回
路に割り当てられるポート数がより削減される。

【００１６】又、ＩＣＥ回路を、ＲＡＭに記憶されてい
るデータをトレースするための複数のレジスタを備え、
各レジスタのデータに識別コードを付加して順次データ
形式変換手段に転送するようにすることにより、複数の
データをほぼ同時にトレースすることが可能となる。 又、ＩＣＥ回路を、外部ＩＣＥ装置からのブレーク制御
信号に基づいて不揮発性メモリのプログラムによる中央
処理装置の動作を一時的に停止させる第２の停止制御手
段と、第２の停止制御手段による中央処理装置の動作停
止に基づいてプログラムカウンタ及びステータスレジス
タの内容をＩＣＥ本体内のメモリへ退避させ、以後、プ
ログラムのアクセスを不揮発性メモリからＩＣＥ本体の
メモリへ切換えて中央処理装置に外部ＩＣＥ装置のモニ
タープログラムを実行させる切換制御手段とを備えたも
のとすることにより、不揮発性メモリの任意のアドレス
にて中央処理装置を外部ＩＣＥ装置の支配下におくこと
が可能となる。

【００１７】更に、ＩＣＥ回路を、外部ＩＣＥ装置から
の機能停止信号に基づいてＩＣＥ回路の機能を停止させ
る機能停止手段を備えたものとすることにより、ＩＣＥ
回路の不使用時には半導体集積回路装置の動作において
、障害を発生させることはない。

【００１８】

【実施例】以下、本発明をＤＳＰに具体化した一実施例
を図２〜図５に従って説明する。図２に示すように、ユ
ーザボード１０上にはＤＳＰ１１と周辺回路１２とが搭
載されている。ＤＳＰ１１には図示しないバッファボッ
クスを介してＩＣＥ本体１３及びターミナルパソコン１
４からなる外部ＩＣＥ装置１５を接続できるようになっ
ている。

【００１９】ＤＳＰ１１は１つの半導体チップ１６上に
形成された中央処理装置（ＣＰＵ）１７、Ｅメモリ部１
８、入出力回路（Ｉ／Ｏ）群１９及びＩＣＥ回路２０を
備えて構成されている。図３に示すように、メモリ部１
８には不揮発性メモリとしてのＥＰＲＯＭ２１、第１，
第２のＲＡＭ２２，２３、前記Ｉ／Ｏ群１９の各Ｉ／Ｏ
に対応するレジスタ２４，２５、複数（本実施例では８
つ）のデータトレース用レジスタ２６ａ〜２６ｈ、ＩＣ
Ｅ回路２０のコントロール用レジスタ２７、ＩＣＥ回路
２０のステータス用レジスタ２８及びブレークポイント
用レジスタ２９ａ，２９ｂ等が備えられ、これらはデー
タバス３０を介してＣＰＵ１７を構成する演算ユニット
３３と接続されている。

【００２０】ＥＰＲＯＭ２１には前記ＣＰＵ１７が実行
する単純命令プログラムが記憶され、その内容を書き換
えることができる。第１，第２のＲＡＭ２２，２３には
プログラムの実行に使用するデータが記憶されている。 データトレース用レジスタ２６ａ〜２６ｈには前記ＥＰ
ＲＯＭ２１に予め記憶されたトレースプログラムに基づ
いてＲＡＭ２２又は２３におけるアドレスが連続した８
つのデータがそれぞれ格納されるようになっている。コ
ントロール用レジスタ２７にはＩＣＥ回路２０をコント
ロールするためのデータが逐次書き換えられるようにな
っており、ステータス用レジスタ２８にはそのときどき
のＩＣＥ回路２０の状態が書き込まれるようなっている
。又、各ブレークポイント用レジスタ２９ａ，２９ｂに
はＣＰＵ１７を停止させるためのプログラム停止アドレ
スが予め格納される。

【００２１】図３に示すように、ＣＰＵ１７は命令デコ
ーダ３１、制御回路３２、演算ユニット３３、アドレス
発生回路としてのアドレス演算ユニット３４、及びクロ
ック発生部３５等を備えて構成されている。命令デコー
ダ３１はアドレス演算ユニット３４に備えられたプログ
ラムカウンタ（ＰＣ）３６のカウント値に基づいて前記
ＥＰＲＯＭ２１から読み出されたプログラムデータをデ
コードし、そのデコード結果を制御回路３２に出力する
とともに、デコード結果を演算ユニット３３又はアドレ
ス演算ユニット３４に出力する。

【００２２】制御回路３２は命令デコーダ３１のデコー
ド結果に基づいて、演算ユニット３３及びアドレス演算
ユニット３４を制御するとともに、ＣＰＵ１７の複数ビ
ットからなるステータス信号ＳＴをＩＣＥ回路２０のイ
ンタフェース回路部３８に出力するようになっている。 又、制御回路３２は前記ＩＣＥ本体１３の接続状態にお
いて、同ＩＣＥ本体１３からリセット信号が入力される
と、全ての処理を中断するようになっている。

【００２３】演算ユニット３３はキャリー，零，オーバ
ーフロー及びノット零フラグ等のステータスレジスタ３
３ａを備え、前記命令デコーダ３１の制御信号に基づい
て各ＲＡＭ２２，２３からデータを読み出し、読み出し
たデータに基づいて所定の演算を実行する。又、アドレ
ス演算ユニット３４は前記ＥＰＲＯＭ２１、ＲＡＭ２２
，２３、レジスタ２４，２５、データトレース用レジス
タ２６ａ〜２６ｈ、コントロール用レジスタ２７、ステ
ータス用レジスタ２８及びブレークポイント用レジスタ
２９ａ，２９ｂ等にアドレス信号を出力するようになっ
ている。

【００２４】図３に示すように、ＩＣＥ回路２０は書込
み制御手段、第１，第２の停止制御手段、切換制御手段
及び機能停止手段としてのＩＣＥ制御回路部３７、イン
タフェース回路部３８、データ形式変換手段としてのシ
フトレジスタ３９、ブレーク判定コンパレータ４０等を
備えて構成されている。シフトレジスタ３９はＩＣＥ用
内部バス４１を介して前記データトレース用レジスタ２
６ａ〜２６ｈ、命令デコーダ３１、及びプログラムカウ
ンタ３６に接続されている。そして、シフトレジスタ３
９はデータトレース用レジスタ２６ａ〜２６ｈ、命令デ
コーダ３１、又はプログラムカウンタ３６のいずれか１
つから入力した複数ビットのパラレル信号データを、イ
ンタフェース回路部３８からのシフトクロックＣＫに基
づいて２ビットのシリアル信号データに変換してインタ
フェース回路部３８に出力するようになっている。又、
シフトレジスタ３９はインタフェース回路部３８からの
２ビットのシリアル信号データを、前記シフトクロック
ＣＫに基づいてパラレル信号データに変換し、データト
レース用レジスタ２６ａ〜２６ｈ、命令デコーダ３１、
又はプログラムカウンタ３６のいずれか１つに出力する
ようになっている。

【００２５】ブレーク判定コンパレータ４０は前記ブレ
ークポイント用レジスタ２９ａ，２９ｂに格納された各
プログラム停止アドレスと、プログラムカウンタ（ＰＣ
）３６のカウント値とを入力し、このカウント値がブレ
ークポイント用レジスタ２９ａ又は２９ｂのプログラム
停止アドレスに達すると、ＩＣＥ制御回路部３７にブレ
ーク制御信号ＢＣ１を出力する。

【００２６】又、ＩＣＥ回路２０はＩＣＥ制御回路部３
７に備えられたブレーク用シリアルインタフェースポー
ト４２と、インタフェース回路部３８に備えられたデー
タ転送用シリアルインタフェースポート４３，４４及び
ステータス転送用シリアルインタフェースポート４５〜
４７との６つのシリアルインタフェースポート（以下、
単にポートという）を介して前記ＩＣＥ本体１３に接続
されるようになっている。

【００２７】インタフェース回路部３８には前記ステー
タス転送用ポート４５に対応して変調回路４８が設けら
れ、同変調回路４８は前記クロック発生部３５で発生さ
れるＤＳＰ１１のクロック信号に基づいて前記制御回路
３２からのステータス信号ＳＴの１ビットを符号化する
ようになっている。一方、前記ＩＣＥ本体１３には図５
に示すように前記ステータス転送用ポート４５に対応し
て復合器４９が設けられるとともに、クロック抽出部５
０が設けられている。クロック抽出部５０は前記変調回
路４８にて符号化された１ビットのステータス信号ＳＴ
からクロック信号を抽出して制御回路５１に出力するよ
うになっている。制御回路５１はこのクロック信号が安
定すると、このクロックに同期して全てのポート４２〜
４７を介してＩＣＥ回路２０との間でデータ通信を行う
ようになっている。

【００２８】尚、ＩＣＥ回路２０はＩＣＥ本体１３との
同期を確立するために、通信開始時に、符号化方式に応
じた同期がとり易いデータパターンを繰り返し送り続け
る。そして、一定時間後、ＩＣＥ回路２０は符号化を行
わずに通常のシリアル通信でデータを送信しているポー
ト、例えばステータス転送用ポート４６が「Ｈ」から「
Ｌ」（又は「Ｈ」から「Ｌ」）に変化し、ステータス転
送用ポート４７の出力レベルが予め定められた値になっ
ていると、ＩＣＥ本体１３は同期が完了したことを確認
するようになっている。

【００２９】そして、ＩＣＥ回路２０が前記ＩＣＥ本体
１３に接続された状態において、ＩＣＥ本体１３から前
記制御回路３２にリセット信号が入力されると、図４（
ａ）に示すようにＩＣＥ回路２０はリセット入力となり
、ブレーク用及びデータ転送用ポート４２，４３のみが
入力状態となり、他のポート４４〜４７はＬレベルの出
力状態となる。この状態において、ＩＣＥ本体１３から
ブレーク用及びデータ転送用ポート４２，４３に入力さ
れる信号値の組合わせに応じて、ＩＣＥ回路２０はＩＣ
Ｅ停止モード、トレースモード、ＩＣＥモード、又は書
込みモードのいずれかのモードとなる。

【００３０】即ち、図４（ａ）に示す状態において、ブ
レーク用及びデータ転送用ポート４２，４３の信号値の
組合わせが「Ｌ，Ｌ」になると、図４（ｂ）に示すよう
にＩＣＥ停止モードとなる。このＩＣＥ停止モードでは
全てのポート４２〜４７が入力状態となり、ＩＣＥ回路
２０はその内部に設けた図示しないプルダウン抵抗によ
って「０」が入力される。この結果、ＩＣＥ回路２０の
機能は停止され、ＤＳＰ１１は通常動作となる。

【００３１】図４（ａ）に示す状態において、ブレーク
用及びデータ転送用ポート４２，４３の信号値の組合わ
せが「Ｌ，Ｈ」になると、図４（ｃ）に示すようにトレ
ースモードとなる。このトレースモードではブレーク用
ポート４２のみが入力状態となり、他のポート４３〜４
７は出力状態となる。又、図４（ａ）に示す状態におい
て、ブレーク用及びデータ転送用ポート４２，４３の信
号値の組合わせが「Ｈ，Ｌ」になると、図４（ｄ）に示
すようにＩＣＥモードとなる。このＩＣＥモードではブ
レーク用ポート４２が入力状態で、ステータス転送用ポ
ート４５〜４７が出力状態となる。又、ＩＣＥスモード
ではデータ転送用ポート４３，４４は入出力可能なバス
状態となる。

【００３２】更に、図４（ａ）に示す状態において、ブ
レーク用及びデータ転送用ポート４２，４３の信号値の
組合わせが「Ｈ，Ｈ」になると、図４（ｅ）に示すよう
に書込みモードとなる。この書込みモードではブレーク
用及びデータ転送用ポート４２，４３は入力状態で、ス
テータス転送用ポート４５〜４７はＬレベルの出力状態
となり、データ転送用ポート４４は書込み電圧が印加さ
れる。

【００３３】図４（ｃ）に示すトレースモードにおいて
、インタフェース回路部３８は前記制御回路３２から入
力される複数ビットのステータス信号ＳＴをステータス
転送用ポート４５〜４７を介してＩＣＥ本体１３に出力
するようになっている。又、このトレースモードにおい
てシフトレジスタ３９にはプログラムカウンタ３６から
プログラムの実行アドレスが入力されており、インタフ
ェース回路部３８はシフトレジスタ３９にシフトクロッ
クＣＫを出力して２ビットのシリアル信号データを入力
し、データ転送用ポート４３，４４を介してＩＣＥ本体
１３に出力するようになっている。

【００３４】又、このトレースモードにおいて、命令デ
コーダ３１にてＥＰＲＯＭ２１に記憶されたトレースプ
ログラムが実行されてＲＡＭ２２又は２３における連続
した８つのデータがデータトレース用レジスタ２６ａ〜
２６ｈに格納されると、ＩＣＥ制御回路部３７はアドレ
ス演算ユニット３４からのデータ格納信号ＤＳに基づい
てデータトレース用レジスタ２６ａ〜２６ｈの各データ
に識別コードＡＴＲを付加し、順次、シフトレジスタ３
９に転送する。そして、インタフェース回路部３８はシ
フトクロックＣＫを出力してシフトレジスタ３９から２
ビットのシリアル信号データを入力し、データ転送用ポ
ート４３，４４を介してＩＣＥ本体１３に出力し、デー
タトレースを行うようになっている。従って、このデー
タトレース時には、プログラムの実行アドレスのトレー
スは行われない。

【００３５】更に、トレースモードにおいて、ＩＣＥ制
御回路部３７にブレーク判定コンパレータ４０からブレ
ーク制御信号ＢＣ１が入力されるか、又はＩＣＥ本体１
３からブレーク用ポート４２を介してブレーク制御信号
ＢＣ２が入力されると、ＩＣＥ制御回路部３７はＩＣＥ
回路２０をＩＣＥモードにする。図４（ｄ）に示すＩＣ
Ｅモードにおいて、ＩＣＥ制御回路部３７は前記制御回
路３２にブレーク信号ＳＢを出力して制御回路３２、命
令デコーダ３１、演算ユニット３３及びアドレス演算ユ
ニット３４を停止状態にする。

【００３６】又、ＩＣＥ制御回路部３７はそのときのプ
ログラムカウンタ３６の実行アドレスをＩＣＥ用内部バ
ス４１を介してシフトレジスタ３９に転送し、インタフ
ェース回路部３８はシフトクロックＣＫに基づいてその
ときの実行アドレスをデータ転送用ポート４３，４４を
介してＩＣＥ本体１３のメモリ５２に退避させる。又、
ＩＣＥ制御回路部３７はそのときのステータスレジスタ
３３ａの内容をデータバス３０を介して例えばデータト
レース用レジスタ２６ａに格納した後、同レジスタ２６
ａの内容をＩＣＥ用内部バス４１を介してシフトレジス
タ３９に転送する。インタフェース回路部３８はシフト
クロックＣＫに基づいてステータスレジスタ３３ａの内
容をデータ転送用ポート４３，４４を介してＩＣＥ本体
１３のメモリ５２に退避させる。

【００３７】次に、ＩＣＥ制御回路部３７はＩＣＥ本体
１３に備えられたメモリ５２におけるモニタープログラ
ムの先頭アドレスをデータ転送用ポート４３，４４を介
して入力し、シフトレジスタ３９にてパラレル信号デー
タに変換してプログラムカウンタ３６に格納した後、Ｃ
ＰＵ１７の停止を解除する。これにより、プログラムカ
ウンタ３６のカウント値はシフトレジスタ３９及びデー
タ転送用ポート４３，４４を介してＩＣＥ本体１３に転
送され、メモリ５２におけるモニタープログラムが読み
出される。メモリ５２から読み出されたプログラムデー
タはデータ転送用ポート４３，４４及びシフトレジスタ
３９を介して命令デコーダ３１に転送され、デコードさ
れて演算ユニット３３にて実行される。

【００３８】従って、このＩＣＥモードにおいては、Ｄ
ＳＰ１１は外部ＩＣＥ装置１５の支配下に置かれる。即
ち、ターミナルパソコン１４のキーボードを操作し、Ｉ
ＣＥ制御回路部３７を制御するための命令をデータ転送
用ポート４３，４４、シフトレジスタ３９、データトレ
ース用レジスタ２６ａ及びデータバス３０を介してコン
トロール用レジスタ２７に転送することにより、ＩＣＥ
制御回路部３７によってＣＰＵ１７を制御することが可
能となり、所要のデバッグを実施することが可能となる
。

【００３９】又、このＩＣＥモードの解除は、ターミナ
ルパソコン１４のキーボードを操作し、解除命令をコン
トロール用レジスタ２７に格納すると、ＩＣＥ制御回路
部３７が制御回路３２にブレーク信号ＳＢを出力して制
御回路３２、命令デコーダ３１、演算ユニット３３及び
アドレス演算ユニット３４を停止状態にする。次に、Ｉ
ＣＥ制御回路部３７は前記メモリ５２に退避させたプロ
グラムカウンタ３６の実行アドレスをデータ転送用ポー
ト４３，４４を介して入力し、シフトレジスタ３９にて
パラレル信号データに変換してプログラムカウンタ３６
に格納する。又、ＩＣＥ制御回路部３７は前記メモリ５
２に退避させたステータスレジスタ３３ａの内容をデー
タ転送用ポート４３，４４を介して入力し、シフトレジ
スタ３９にてパラレル信号データに変換してデータトレ
ース用レジスタ２６ａに格納した後、同レジスタ２６ａ
の内容をデータバス３３ａを介してステータスレジスタ
３３ａに格納する。

【００４０】この後、ＩＣＥ制御回路部３７は制御回路
３２に解除信号を出力してＣＰＵ１７の停止を解除する
。これにより、ＣＰＵ１７のプログラムアクセスは前記
ＥＰＲＯＭ２１に移り、ＤＳＰ１１はＥＰＲＯＭ２１の
プログラムに基づく本来の動作を実行する。更に、図４
（ｅ）に示す書込みモードにおいて、ＩＣＥ制御回路部
３７は前記制御回路３２にブレーク信号ＳＢを出力して
制御回路３２、命令デコーダ３１、及び演算ユニット３
３を停止状態にする。そして、外部ＩＣＥ装置１５から
データ転送用ポート４３，４４を介してアドレスデータ
を入力し、シフトレジスタ３９にてパラレル信号データ
に変換してプログラムカウンタ３６に格納してＥＰＲＯ
Ｍ２１の所定アドレスをアクセスする。

【００４１】この後、外部ＩＣＥ装置１５からデータ転
送用ポート４３，４４を介してプログラムデータを入力
し、シフトレジスタ３９にてパラレル信号データに変換
してデータトレース用レジスタ２６ａ〜２６ｈのいずれ
かを介してデータバス３０に出力しておく。そして、外
部ＩＣＥ装置１５からデータ転送用ポート４４に書込み
電圧を印加すると、ＥＰＲＯＭ２１の所定アドレスにプ
ログラムデータが書き込まれる。上記の処理を繰り返し
実行することにより、ＥＰＲＯＭ２１の内容が書き換え
られる。

【００４２】このように、本実施例ではＩＣＥ本体１３
から制御回路３２にリセット信号が入力されてブレーク
用及びデータ転送用ポート４２，４３のみが入力状態と
なり、他のポート４３〜４７はＬレベルの出力状態とな
ったとき、ＩＣＥ本体１３からブレーク用及びデータ転
送用ポート４２，４３に入力される信号値の組合わせに
応じて、ＩＣＥ回路２０をＩＣＥ停止モード、トレース
モード、ＩＣＥモード、又は書込みモードのいずれかの
モードとなるようにしている。そして、書込みモードに
おいては制御回路３２、命令デコーダ３１、及び演算ユ
ニット３３を停止状態にし、外部ＩＣＥ装置１５からデ
ータ転送用ポート４３，４４及びシフトレジスタ３９を
介してアドレスデータ及びプログラムデータを入力し、
アドレスデータをプログラムカウンタ３６に格納してＥ
ＰＲＯＭ２１の所定アドレスをアクセスさせ、データ転
送用ポート４４に書込み電圧を印加するようにしている
ので、ＩＣＥ回路２０によってＤＳＰ１１に形成したＥ
ＰＲＯＭ２１の内容を書き換えることができる。

【００４３】又、本実施例ではＩＣＥ回路２０にパラレ
ル信号データをシリアル信号データに変換するシフトレ
ジスタ３９を設けるとともに、データ転送用ポートをシ
リアルインタフェースポート４２〜４７としているので
、パラレルでデータを転送するものと比較してＩＣＥ回
路に割り当てられるポート数を削減することができる。

【００４４】又、本実施例ではＩＣＥ回路２０に、同期
をとるためのクロック信号に基づいてステータス信号Ｓ
Ｔの１ビットを符号化する変調回路４８を設けたので、
同期のためだけに使用するポートを設ける必要がなく、
ＩＣＥ回路２０に割り当てられるポート数をより確実に
削減できる。又、本実施例ではＩＣＥ回路２０を、ＲＡ
Ｍ２２，２３に記憶されているデータをトレースするた
めの複数のデータトレース用レジスタ２６ａ〜２６ｈを
設け、データトレース時には一度に８個のデータを各レ
ジスタ２６ａ〜２６ｈに格納して順次識別コードを付加
して出力するようにしたので、複数のデータをほぼ同時
にトレースすることができる。

【００４５】又、本実施例ではＩＣＥ停止モードでは全
てのＩＣＥ回路２０の全てのポート４２〜４７が入力状
態となり、ＩＣＥ回路２０はその内部に設けた図示しな
いプルダウン抵抗によって「０」が入力されて機能停止
状態となる。これによって、ＩＣＥ回路２０の不使用時
においてＤＳＰ１１の動作に障害を与えるのを防止でき
る。

【００４６】又、本実施例ではＩＣＥ回路２０のＩＣＥ
モードにおいて、制御回路３２、命令デコーダ３１、演
算ユニット３３及びアドレス演算ユニット３４を一時的
に停止状態にし、そのときのプログラムカウンタ３６の
実行アドレスとステータスレジスタ３３ａの内容とをＩ
ＣＥ本体１３のメモリ５２に退避させ、メモリ５２にお
けるモニタープログラムのアドレスをプログラムカウン
タ３６に格納した後、ＣＰＵ１７の停止を解除するよう
にしているので、ＤＳＰ１１を外部ＩＣＥ装置１５の支
配下に置くことができ、ターミナルパソコン１４を操作
することにより所要のデバッグを実施することが可能と
なる。

【００４７】尚、ＩＣＥ回路２０のリセット状態からの
ＩＣＥ停止モード、トレースモード、ＩＣＥモード、又
は書込みモードへの移行を行うための各シリアルインタ
フェースポート４２〜４７の状態設定は上記実施例に限
定されるものではなく、任意に変更して実施することが
可能である。

【００４８】

【発明の効果】以上詳述したように第１発明によれば、
チップ上にプログラムを書き換え可能な不揮発性メモリ
を形成した半導体集積回路装置において、チップ上に形
成したＩＣＥ回路にて不揮発性メモリの内容を変更する
ことができる。又、本発明はプログラムの実行アドレス
をトレースできるとともに、チップ上に形成したＲＡＭ
のデータトレースを行うことができる。

【００４９】又、ＩＣＥ回路を、半導体集積回路装置内
のパラレル信号データを複数のシリアル信号データに変
換するデータ形式変換手段と、データ形式変換手段にて
変換されたシリアル信号データを外部ＩＣＥ装置に出力
する複数のシリアルインタフェースポートとを備えたも
のとすることにより、パラレルでデータを転送するもの
と比較してＩＣＥ回路に割り当てられるポート数を削減
することができる。

【００５０】又、ＩＣＥ回路を、外部ＩＣＥ装置と同期
をとるためのクロック信号に基づいていずれか１つのシ
リアルインタフェースポートのシリアル信号データを符
号化する変調回路を備たものとすることにより、同期の
ためのポートを設ける必要がなく、ＩＣＥ回路に割り当
てられるポート数をより確実に削減できる。又、ＩＣＥ
回路を、ＲＡＭに記憶されているデータをトレースする
ための複数のレジスタを設けたので、複数のデータをほ
ぼ同時にトレースすることができる。

【００５１】又、ＩＣＥ回路を、外部ＩＣＥ装置からの
ブレーク制御信号に基づいて不揮発性メモリのプログラ
ムによる中央処理装置の動作を停止させる第２の停止制
御手段と、第２の停止制御手段による中央処理装置の動
作停止に基づいて中央処理装置の動作を外部ＩＣＥ装置
のモニタープログラムによる動作に切換える切換制御手
段とを備えたものとすることにより、不揮発性メモリの
任意のアドレスにて中央処理装置を外部ＩＣＥ装置の支
配下におくことが可能となる。

【００５２】更に、ＩＣＥ回路を、外部ＩＣＥ装置から
の機能停止信号に基づいてＩＣＥ回路の機能を停止させ
る機能停止手段を備えたものとすることにより、ＩＣＥ
回路の不使用時には半導体集積回路装置の動作に障害を
与えるのを防止できる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明をＤＳＰに具体化した一実施例を示す概
略構成図である。

【図３】一実施例のＤＳＰの詳細を示すブロック回路図
である。

【図４】（ａ）はリセット状態の各ポートの属性を示す
図、（ｂ）はＩＣＥ停止モードの各ポートの属性を示す
図、（ｃ）はトレースモードの各ポートの属性を示す図
、（ｄ）はＩＣＥモードの各ポートの属性を示す図、（
ｅ）は書込みモードの各ポートの属性を示す図である。

【図５】ＩＣＥ回路とＩＣＥ本体との接続を示す図であ
る。

【符号の説明】

１　　不揮発性メモリ ２　　中央処理装置 ２ａ　　アドレス発生回路 ２ｂ　　プログラムカウンタ ２ｃ　　プログラム実行部 ３，２２，２３　　ＲＡＭ ４　　ＩＣＥ回路 ５　　第１の停止制御手段 ６　　書込み制御手段 １３　　ＩＣＥ本体 １５　　外部ＩＣＥ装置 ２６ａ〜２６ｈ　　データトレース用レジスタ３７　　
書込み制御手段、第１，第２の停止制御手段、切換制御
手段及び機能停止手段としてのＩＣＥ制御回路部３９　
　データ形式変換手段としてのシフトレジスタ４２〜４
７　　シリアルインタフェースポート４８　　変調回路 ５２　　メモリ

Claims (6)

【特許請求の範囲】
1. 【請求項１】　　プログラムを書き換え可能な不揮発性
   メモリ（１）と、不揮発性メモリ（１）の所定アドレス
   をアクセスするプログラムカウンタ（２ｂ）を含むアド
   レス発生回路（２ａ）と、読み出されたプログラムデー
   タを高速で実行するプログラム実行部（２ｃ）とを備え
   た中央処理装置（２）と、プログラムの実行に使用する
   データを記憶したＲＡＭ（３）と、前記中央処理装置（
   ２）の動作を外部からの命令により制御監視するＩＣＥ
   （インサーキット・エミュレータ）回路（４）とを１つ
   の半導体チップ上に形成した半導体集積回路装置であっ
   て、ＩＣＥ回路（４）は、外部ＩＣＥ装置から入力され
   る書込み制御信号に基づいて前記プログラム実行部（２
   ｂ）の動作を停止させる第１の停止制御手段（５）と、
   外部ＩＣＥ装置から入力されるアドレスデータをアドレ
   ス発生回路（２ａ）に入力し、アドレス発生回路（２ａ
   ）にてアクセスされた不揮発性メモリ（１）の所定アド
   レスにプログラムデータを書き込む書込み制御手段（６
   ）を備えたことを特徴とする半導体集積回路装置。
2. 【請求項２】　　前記ＩＣＥ回路（４）は、半導体集積
   回路装置内のパラレル信号データを入力してシリアル信
   号データに変換するデータ形式変換手段（３９）と、デ
   ータ形式変換手段（３９）にて変換されたシリアル信号
   データと中央処理装置（２）の他のステータス情報を外
   部ＩＣＥ装置（１５）に出力する複数のシリアルインタ
   フェースポート（４２〜４７）とを備えることを特徴と
   する請求項１記載の半導体集積回路装置。
3. 【請求項３】　　前記ＩＣＥ回路（４）は、外部ＩＣＥ
   装置（１５）のＩＣＥ本体（１３）とシリアルでデータ
   転送を行うための同期用クロックの発生部をＩＣＥ回路
   （４）内に備えるとともに、クロック信号に基づいてい
   ずれか１つのシリアルインタフェースポートのシリアル
   信号データを符号化する変調回路（４８）を備え、シリ
   アル信号データと同期クロックとを同時にＩＣＥ本体（
   １３）へ送出することを特徴とする請求項２記載の半導
   体集積回路装置。
4. 【請求項４】　　前記ＩＣＥ回路（４）は、ＲＡＭ（２
   ２，２３）に記憶されているデータをトレースするため
   の複数のレジスタ（２６ａ〜２６ｈ）を備え、各レジス
   タ（２６ａ〜２６ｈ）のデータに識別コードを付加して
   順次データ形式変換手段（３９）に転送するものである
   ことを特徴とする請求項２記載の半導体集積回路装置。
5. 【請求項５】　　前記ＩＣＥ回路（４）は、外部ＩＣＥ
   装置（１５）からのブレーク制御信号に基づいて前記不
   揮発性メモリ（１）のプログラムによる中央処理装置（
   ２）の動作を一時的に停止させる第２の停止制御手段（
   ３７）と、前記第２の停止制御手段（３７）による前記
   中央処理装置（２）の動作停止に基づいてプログラムカ
   ウンタ（２ｂ）及びステータスレジスタ（３３ａ）の内
   容をＩＣＥ本体（１３）内のメモリへ退避させ、以後、
   プログラムのアクセスを前記不揮発性メモリ（１）から
   ＩＣＥ本体（１３）のメモリへ切換えて中央処理装置（
   ２）に前記外部ＩＣＥ装置のモニタープログラムを実行
   させる切換制御手段（３７）とを備えることを特徴とす
   る請求項１記載の半導体集積回路装置。
6. 【請求項６】　　前記ＩＣＥ回路（４）は、外部ＩＣＥ
   装置（１５）からの機能停止信号に基づいてＩＣＥ回路
   （４）の機能を停止させる機能停止手段（３７）を備え
   ることを特徴とする請求項１記載の半導体集積回路装置
   。