JPS5965310A - プログラマブルコントロ−ラの演算処理装置 - Google Patents
プログラマブルコントロ−ラの演算処理装置Info
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- JPS5965310A JPS5965310A JP17591082A JP17591082A JPS5965310A JP S5965310 A JPS5965310 A JP S5965310A JP 17591082 A JP17591082 A JP 17591082A JP 17591082 A JP17591082 A JP 17591082A JP S5965310 A JPS5965310 A JP S5965310A
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- Japan
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- processing
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はプログラマブルコントローラ（以下ＰＣと略す
）の演算処理装置に関するものである。
）の演算処理装置に関するものである。
従来、この種の装置として第１図に示すものがあった。
図に於いて１は７４クロプロセツサ等のワード処理用Ｃ
ＰＵ （以下ｗｃｐｔｒと略す）、２は個別ＩＣ等によ
り構成される１ビツト処理用ＣＰＵ（以下Ｂ ＣＰＵと
略す）、３はＷＣＰＵｌとＢＯＰＵ２のそれぞれのアド
レスバスＡｌ 、 Ａ２を切替えて共通アドレスバスＡ
３を生成するアドレスバススイッチ、４はｗ ｃｐｎ
ｔとＢＯＰＵ’２のそれぞれのデータバスＤ１ ＊ Ｄ
２を切替えて共通データバスＤ３を生成するデータバス
スイッチ、５はシーケン−プログラムメモリ、（６）は
プロセス入力。
ＰＵ （以下ｗｃｐｔｒと略す）、２は個別ＩＣ等によ
り構成される１ビツト処理用ＣＰＵ（以下Ｂ ＣＰＵと
略す）、３はＷＣＰＵｌとＢＯＰＵ２のそれぞれのアド
レスバスＡｌ 、 Ａ２を切替えて共通アドレスバスＡ
３を生成するアドレスバススイッチ、４はｗ ｃｐｎ
ｔとＢＯＰＵ’２のそれぞれのデータバスＤ１ ＊ Ｄ
２を切替えて共通データバスＤ３を生成するデータバス
スイッチ、５はシーケン−プログラムメモリ、（６）は
プロセス入力。
プロセス出力及び一時記憶値等を記憶するデータメモリ
である。
である。
次にこの装置による演算処理の手順について記述する。
第５図はシーケンスプログラムメモリ５のプログラム内
容の１例を示すものである。シーケンスプログラムには
１ビツト処理命令とワード処理命令が混在しており両命
令共１ステツー、ＦＱ ２ ノ５．イトで構成されるも
のとする。第」図に示す例では。
容の１例を示すものである。シーケンスプログラムには
１ビツト処理命令とワード処理命令が混在しており両命
令共１ステツー、ＦＱ ２ ノ５．イトで構成されるも
のとする。第」図に示す例では。
ステップＯが１ビツト処理命令（Ｌｏ 、 Ｈａ） ｅ
ステップ１がワード処理命令（Ｌ＋ 、 Ｈ＋） ＊ス
テップ２が１ビツト処理命令（Ｌ２．Ｈ２）で構成され
ている。
ステップ１がワード処理命令（Ｌ＋ 、 Ｈ＋） ＊ス
テップ２が１ビツト処理命令（Ｌ２．Ｈ２）で構成され
ている。
このシーケンスプログラムを演算処理する場合ステップ
０．２では第１図に示すアドレスバススイッチ３．デー
タバススイッチ４が共にＢＯＰＵ２側に切替えられ、
Ｂ Ｃ！ＰＵ ２の処理のもとに１ビツト演算処理が実
往される。
０．２では第１図に示すアドレスバススイッチ３．デー
タバススイッチ４が共にＢＯＰＵ２側に切替えられ、
Ｂ Ｃ！ＰＵ ２の処理のもとに１ビツト演算処理が実
往される。
壕だ、ステップ１ではアドレスバススイッチ３゜データ
バススイッチ４が共にＷ ＣＰＵ ｉ側に切替えられＷ
ＣＰＵ １の処理のもとにワード演算処理が実行され
る。
バススイッチ４が共にＷ ＣＰＵ ｉ側に切替えられＷ
ＣＰＵ １の処理のもとにワード演算処理が実行され
る。
なお、演算処理とはシーケンスプログラムメモリ５の内
容を解読してデータメモリ６の内容をもとに演算し、演
算結果をデータメモリ６に記憶することをいう。
容を解読してデータメモリ６の内容をもとに演算し、演
算結果をデータメモリ６に記憶することをいう。
以上に例をあげて説明したように、ｐｃにおける従来の
演算処理装置ではＷ ＣＰＵとＢ ＣＰＵの２ ＣＰＵ
方式を採用しているため、アドレスバススイッチ、デー
タバススイッチ等のスイッチング手段が必要であり、ま
た１ビツト処理用ＣＰＵとして高速かつ安価な１チツプ
または数チップのＣＰＵがないため個々の工Ｃを組合せ
て構成することが多く、従って全体の回路が複雑となり
、かっ高価になる欠点があった。
演算処理装置ではＷ ＣＰＵとＢ ＣＰＵの２ ＣＰＵ
方式を採用しているため、アドレスバススイッチ、デー
タバススイッチ等のスイッチング手段が必要であり、ま
た１ビツト処理用ＣＰＵとして高速かつ安価な１チツプ
または数チップのＣＰＵがないため個々の工Ｃを組合せ
て構成することが多く、従って全体の回路が複雑となり
、かっ高価になる欠点があった。
本発明は以上の様なｐｃにおける従来の演算処理装置の
欠点を除去するｔめになされたもので。
欠点を除去するｔめになされたもので。
安価でかつ小形なＰＣの演算処理装置を提供することを
目的としている０ 以下に１本発明の一実施例について詳細に説明する。第
２図は本発明一実施例装置の構成ブロック図である。図
において、１１はワード処理用のＣＰＵであり、この実
施例ではマイクロプロセッサ８０８５を用いている。１
２は、０ＰＵＩ １の制御プログラムを記憶する制御プ
ログラムメモリ。
目的としている０ 以下に１本発明の一実施例について詳細に説明する。第
２図は本発明一実施例装置の構成ブロック図である。図
において、１１はワード処理用のＣＰＵであり、この実
施例ではマイクロプロセッサ８０８５を用いている。１
２は、０ＰＵＩ １の制御プログラムを記憶する制御プ
ログラムメモリ。
１３は途中演算結果等を一時記憶する一時記憶用ＲＡＭ
（ランダムアクセスメモリ）、１４は０ＦＵｌｌの命
令コードを記憶するための命令記憶用ＲＡＭであり、そ
の詳細は後述する動作説明で述べる。また１５はユーザ
ーにおいて演算手順等を書込むシーケンスプログラムメ
モリ、１６はプロセス入出力及び一時記憶値等を書込む
データメモリ、１７は１ビツト演算を実行する１ビツト
演算回路゛、１８はａｐｔｒｔ ｔのＮ ＯＰ （Ｎｏ
−０ＰＩｎＲＡ −Ｔ工ＯＮ ）命令生成回路である
。尚、Ａ及びＤしまそれぞれｃｐｕｔ ｔのアドレスバ
ス、データノ；スを示している。
（ランダムアクセスメモリ）、１４は０ＦＵｌｌの命
令コードを記憶するための命令記憶用ＲＡＭであり、そ
の詳細は後述する動作説明で述べる。また１５はユーザ
ーにおいて演算手順等を書込むシーケンスプログラムメ
モリ、１６はプロセス入出力及び一時記憶値等を書込む
データメモリ、１７は１ビツト演算を実行する１ビツト
演算回路゛、１８はａｐｔｒｔ ｔのＮ ＯＰ （Ｎｏ
−０ＰＩｎＲＡ −Ｔ工ＯＮ ）命令生成回路である
。尚、Ａ及びＤしまそれぞれｃｐｕｔ ｔのアドレスバ
ス、データノ；スを示している。
次に上記装置による演算処理動作について説明し、加え
て本発明装置の特徴を明かにする００ＰＵＩＩは制御プ
ログラムメモリ１２に書込まれている制御プログラムに
よってまずシーケンスプログラムの演算に入る前に第６
図に示す様な命令コードを命令記憶用ＲＡＭＩ ４に記
憶する。
て本発明装置の特徴を明かにする００ＰＵＩＩは制御プ
ログラムメモリ１２に書込まれている制御プログラムに
よってまずシーケンスプログラムの演算に入る前に第６
図に示す様な命令コードを命令記憶用ＲＡＭＩ ４に記
憶する。
記憶する内容はシーケンスプログラムの各ステップに対
応して１ビツト処理命令ならＳＴＡコード。
応して１ビツト処理命令ならＳＴＡコード。
ワード処理命令ならＲ８Ｔコードである。従ってシーケ
ンスプログラムが第５図に示すようなものであるとする
とＲＡＭＩ ４には第６図のコードが記憶されることに
ガる。尚、マイクロプロセッサ８０８５で、ＳＴＡコー
ドは書込命令のためのコードであり、Ｒ８Ｔコードは強
制割込命令を示すコードである。
ンスプログラムが第５図に示すようなものであるとする
とＲＡＭＩ ４には第６図のコードが記憶されることに
ガる。尚、マイクロプロセッサ８０８５で、ＳＴＡコー
ドは書込命令のためのコードであり、Ｒ８Ｔコードは強
制割込命令を示すコードである。
次Ｈｃ！ＰＵＩＩにシーケンスプログラムの演算を開始
させる為に制御プログラムはＣ！ＰＵ１１の特定のアド
レス、たとえば８００１）＃ （＃：は１６進数を示す
）にブランチする。０ＰＵＩ １がこうして、たとえば
８０００：＃から実行を開始すると、ＣＰＵＩ １の付
属回路であるデコーダ（第２図には示されていない）は
、そのアドレスバスの下位ビットＡＯ９Ａ１からチップ
セレクト信号Ｏ８Ｑ 、−Ｃ８３を発生する。第３図は
、このデコーダ２０のデコード機能を示す図である。こ
こでチップセレクト信号Ｏ６Ｑ、−Ｃ８３は、アドレス
バスの下位ピットＡｏ、 Ａｌが次表の状態である時そ
れぞれ発生するものである。
させる為に制御プログラムはＣ！ＰＵ１１の特定のアド
レス、たとえば８００１）＃ （＃：は１６進数を示す
）にブランチする。０ＰＵＩ １がこうして、たとえば
８０００：＃から実行を開始すると、ＣＰＵＩ １の付
属回路であるデコーダ（第２図には示されていない）は
、そのアドレスバスの下位ビットＡＯ９Ａ１からチップ
セレクト信号Ｏ８Ｑ 、−Ｃ８３を発生する。第３図は
、このデコーダ２０のデコード機能を示す図である。こ
こでチップセレクト信号Ｏ６Ｑ、−Ｃ８３は、アドレス
バスの下位ピットＡｏ、 Ａｌが次表の状態である時そ
れぞれ発生するものである。
Ｃ！ＳＱ ＡＱ ＝ ＯＡｌ ＝ ００ＳＩ
ＡＱ＝Ｉ Ａｌ＝ＯＣ！８２ ＡＯ＝Ｏ
ＡＩ＝１ ｃｓ３ 、ＡＱ、、、Ｉ Ａ１＝またとえば
、Ｃ！ＰＵＩ １の上記特定アドレスが８０００：＃：
であったとすると。
ＡＱ＝Ｉ Ａｌ＝ＯＣ！８２ ＡＯ＝Ｏ
ＡＩ＝１ ｃｓ３ 、ＡＱ、、、Ｉ Ａ１＝またとえば
、Ｃ！ＰＵＩ １の上記特定アドレスが８０００：＃：
であったとすると。
８０００＃：の時 ０８Ｑ
８００１１：の時 ０８１
８００２＃の時 Ｃ８２
８００３＃の時 ｃｓ３
８００４＃の時 Ｃ８Ｏ
がそれぞれ発生する。各チップセレクト信号ａＳ（、。
Ｃ８１・・・は次の命令機能をもつように構成されてい
る。即ち。
る。即ち。
Ｃ８ｏにて 命令記憶用ＲＡＭ１４
Ｃ８１にて シーケンスプログラムメモリ１５の下位バ
イト部（第５図のＬＱ。
イト部（第５図のＬＱ。
Ｌｌ、Ｌ２・・・）
Ｃ８２にて シーケンスプログラムメモリ１５の上位バ
イト部（第５図のＨＯｌ Ｈ，、Ｈ２・・・） Ｃ８３にて ＮＯＰ命令生成回路１８ がそれぞれ選択され、その内容がデータ、＜スＤに送出
される。
イト部（第５図のＨＯｌ Ｈ，、Ｈ２・・・） Ｃ８３にて ＮＯＰ命令生成回路１８ がそれぞれ選択され、その内容がデータ、＜スＤに送出
される。
結果的に８０００＃−８００２＃ではＳＴＡ、ＬＱ。
ＨＱがデータバスＤを介しそれぞれｃｐｔｚｉに送出さ
れることになる０ ここでＳＴＡ、Ｌ、Ｈはマイクロプロセッサ８０８５で
はアドレスＭＬへの書込命令である。
れることになる０ ここでＳＴＡ、Ｌ、Ｈはマイクロプロセッサ８０８５で
はアドレスＭＬへの書込命令である。
ＳＴＡ、Ｌ、Ｈ命令は第４図に示す様にＭ ＩＨＭ４の
マシンサイクルにより実行でれる６、タイミングＭｌ、
Ｍ２．町にてＳＴＡ、Ｌ、Ｈの各コードをそれぞれ読取
り、ＳＴＡ、Ｌ、Ｈ命令であることを認識し、タイミン
グＭ４ ｋでアドレスＨＬにデータの書込を実行する為
アドレスバスＡｏ”−’Ａ＋ｓにＨＬの内容を送出して
くる。このＨＬの内容とは。
マシンサイクルにより実行でれる６、タイミングＭｌ、
Ｍ２．町にてＳＴＡ、Ｌ、Ｈの各コードをそれぞれ読取
り、ＳＴＡ、Ｌ、Ｈ命令であることを認識し、タイミン
グＭ４ ｋでアドレスＨＬにデータの書込を実行する為
アドレスバスＡｏ”−’Ａ＋ｓにＨＬの内容を送出して
くる。このＨＬの内容とは。
第５図に示すシーケンスプログラムの例では、１ビツト
処理命令２ （ＨＯ、Ｌｏ）である。１ビツト演算回
路１７は、このようにしてアドレスバスＡＯ”＝”Ｉ５
にタイミングＭ４にて送出された１ビツト処理命令１
（Ｈａ 、 Ｌｏ）をもとに１ビツト演算を実行する
。
処理命令２ （ＨＯ、Ｌｏ）である。１ビツト演算回
路１７は、このようにしてアドレスバスＡＯ”＝”Ｉ５
にタイミングＭ４にて送出された１ビツト処理命令１
（Ｈａ 、 Ｌｏ）をもとに１ビツト演算を実行する
。
次に８００３ ＃では、上述したよう罠チップセレクト
信号Ｃ８３が発生してＮＯＰ命令生成回路１８が選択さ
れＮＯＰ命令コードが送出される。ＮＯＰ命令とは０Ｐ
ＵＩ １の無処理命令である。更に次の８００４＃では
、チップセレクト信号Ｃ８ｏが再び発生し、命令記憶用
ＲＡＭＩ ４が選択されるがこの時ＲＡＭ１４には第６
図に示すようにＲ８Ｔコードが記憶されているため、（
！ＰＵＩ １＆ＣはこのＲ８Ｔコードが送出されること
になる０Ｒ８Ｔ命令は、Ｃ！ＰＵ１１の割込処理開始命
令であり。
信号Ｃ８３が発生してＮＯＰ命令生成回路１８が選択さ
れＮＯＰ命令コードが送出される。ＮＯＰ命令とは０Ｐ
ＵＩ １の無処理命令である。更に次の８００４＃では
、チップセレクト信号Ｃ８ｏが再び発生し、命令記憶用
ＲＡＭＩ ４が選択されるがこの時ＲＡＭ１４には第６
図に示すようにＲ８Ｔコードが記憶されているため、（
！ＰＵＩ １＆ＣはこのＲ８Ｔコードが送出されること
になる０Ｒ８Ｔ命令は、Ｃ！ＰＵ１１の割込処理開始命
令であり。
制御プログラムメモリ１２の特定のアドレスより割込処
理プログラムを実行する。ここで割込処理プログラムと
は実際にはワード処理命令１．１１ 、 Ｈｌを認識し
ワード処理乞行うプログラムである。このプログラムの
実行が終了するとＣＰＵ１１＆’！。
理プログラムを実行する。ここで割込処理プログラムと
は実際にはワード処理命令１．１１ 、 Ｈｌを認識し
ワード処理乞行うプログラムである。このプログラムの
実行が終了するとＣＰＵ１１＆’！。
８００８＃へリターンする様にされている。以下。
８００８＃からはＳＴＡ、Ｌ２．Ｈ２，ＮＯＰ・・・と
各コードが順次選択され、シーケンスプログラムの内容
に従って１ビツト演算及びワード処理が実行される。第
７図は以上の処理を整理したものであり、この装置にお
ける演算のフローを示している。
各コードが順次選択され、シーケンスプログラムの内容
に従って１ビツト演算及びワード処理が実行される。第
７図は以上の処理を整理したものであり、この装置にお
ける演算のフローを示している。
以上説明したように、この装置では、シーケンスプログ
ラム中の１ビツト処理命令とワード処理命令が、あらか
じめ別個のコードとして命令記憶用ＲＡＭＩ ４に書込
まれ、０ＰＵ１１にそれぞれ別の意味付けされた命令と
して入力される。即ち１ピツト処理命令の時は０ＰＵ１
．１の書込命令１１に送出される。（３ＰＵ１１はこの
命令のマシンサイクルを利用して１ビツト演算回路１１
に１ビツト演算処理を実行させる。一方、ワード処理命
令の時は０ＰＵ１１の強制割込処理命令（Ｒ８Ｔ命令）
が選択され、０ＰＵＩ １において割込処理プログラム
、この場合はワード処理用プログラムが実行される。従
ってこの装置では、１つのＣｉＪ Ｕのタイミングにて
、１ビツト演算処理及びワード処理を行うことができ、
１ピツト処理用ｃｐＵは必要でない。
ラム中の１ビツト処理命令とワード処理命令が、あらか
じめ別個のコードとして命令記憶用ＲＡＭＩ ４に書込
まれ、０ＰＵ１１にそれぞれ別の意味付けされた命令と
して入力される。即ち１ピツト処理命令の時は０ＰＵ１
．１の書込命令１１に送出される。（３ＰＵ１１はこの
命令のマシンサイクルを利用して１ビツト演算回路１１
に１ビツト演算処理を実行させる。一方、ワード処理命
令の時は０ＰＵ１１の強制割込処理命令（Ｒ８Ｔ命令）
が選択され、０ＰＵＩ １において割込処理プログラム
、この場合はワード処理用プログラムが実行される。従
ってこの装置では、１つのＣｉＪ Ｕのタイミングにて
、１ビツト演算処理及びワード処理を行うことができ、
１ピツト処理用ｃｐＵは必要でない。
以上実施例をあげて説明したように９本発明によれば１
個のＣＰＵ （ワード処理用ＣＰＵ）によって１ビツト
演算処理及びワード処理が可能となり、高価でかつ回路
を複雑にする１ビツト演算処理用ＣＰＵが不用となる。
個のＣＰＵ （ワード処理用ＣＰＵ）によって１ビツト
演算処理及びワード処理が可能となり、高価でかつ回路
を複雑にする１ビツト演算処理用ＣＰＵが不用となる。
又、それに従ってアドレスバススイッチ、データバスス
イッチ等のスイッチング手段も不用になり、安価で小型
なｐｃの演算処理装置を得ることができる。
イッチ等のスイッチング手段も不用になり、安価で小型
なｐｃの演算処理装置を得ることができる。
尚、上述した本発明の実施例、ではマイクロプロセッサ
８０８５のＳＴＡ及びＲ８Ｔ命令を使用した場合を示し
たが、その他のマイクロプロセッサによっても同様に実
現できることは勿論である。また、第５図に示したシー
ケンスプログラム例では１ステツプ２バイトにて説明し
ているが、これが４バイト、６バイトであっても勿論同
様罠して実行することができる
８０８５のＳＴＡ及びＲ８Ｔ命令を使用した場合を示し
たが、その他のマイクロプロセッサによっても同様に実
現できることは勿論である。また、第５図に示したシー
ケンスプログラム例では１ステツプ２バイトにて説明し
ているが、これが４バイト、６バイトであっても勿論同
様罠して実行することができる
第１図はこの発明の従来例装置の構成を示すブロック図
、第２図はこの発明の一実施例の構成を示すブロック図
、第３図は第２図に示す装置に組込まれているデコーダ
の回路図、第４図はＥＴＡ命令のマシンサイクルを示す
タイミング図、第５図はシーケンスプログラムの１例を
示す図、第６図は第２図に示す命令記憶ＲＡＭに書込ま
れた記憶内容の１例を示す図、第７図は第２図に示す装
置によるシーケンス演算の１例を示すフローチャート図
でおる。 １１・・・ＣＰＵ、１２・・・制御プログラムメモリ。 １１３・・−一時記憶用ＲＡＭ、１４・・・命令記憶用
ＲＡＭ、１５・・・シーケンスプログラムメモリ、１６
・・・データメモリ、１１・・・１ビット演算回路代理
人 葛野信− 第１図 第 ２ 図 第 ３ 図 第 ４ 図 第５図 第６図
、第２図はこの発明の一実施例の構成を示すブロック図
、第３図は第２図に示す装置に組込まれているデコーダ
の回路図、第４図はＥＴＡ命令のマシンサイクルを示す
タイミング図、第５図はシーケンスプログラムの１例を
示す図、第６図は第２図に示す命令記憶ＲＡＭに書込ま
れた記憶内容の１例を示す図、第７図は第２図に示す装
置によるシーケンス演算の１例を示すフローチャート図
でおる。 １１・・・ＣＰＵ、１２・・・制御プログラムメモリ。 １１３・・−一時記憶用ＲＡＭ、１４・・・命令記憶用
ＲＡＭ、１５・・・シーケンスプログラムメモリ、１６
・・・データメモリ、１１・・・１ビット演算回路代理
人 葛野信− 第１図 第 ２ 図 第 ３ 図 第 ４ 図 第５図 第６図
Claims (2)
- （１）マイクロプロセッサ等で構成された土圧ワード処
理用のＣＰＵと、このｃｐｔｒを制御するプログラムを
記憶する制御プログラムメモリと、上記ＣＰＵにおける
途中演算結果及びデータ等を一時保持する一時記憶用Ｒ
ＡＭと、演算手順等を書込むシーケンスプログラムメモ
リと、上記ＣＰＵの命令コードを記憶する命令記憶用Ｒ
ＡＭと、１ビツト演算処理を行う１ビツト演算回路と、
プロセス入出力及び一時記憶値尋を記憶するデータメモ
リとを備え、上記制御プログラムメモリには上記シーケ
ンスプログラムメ七り中の１ビツト処理命令とワード処
理命令とを認識して別個に意味づけされたコードに変換
し上記命令記憶用ＲＡＭＫ記憶するためのプログラムが
書込まれており、更に上記ＣＰＵは上記命令記憶用ＲＡ
Ｍから送出される信号が１ビツト処理命令に対応したコ
ードな有する時書込命令を発し、この命令を実行するマ
シンサイクル中の一つのタイミングにて上記１ビツト演
算回路を作動させ、かつ上記命令記憶用ＲＡＭから送出
される信号がワード処理命令に対応したコードを有する
時質制割込処理命令を発してワード処理用プログラムを
実行するように組込まれていることを特徴とするプログ
ラマブルコントローラの演算処理装置０ - （２）制御プログラムメモリには、シーケンスプログラ
ムメモリ中の１ビツト処理命令をＣＰＵ。 書込処理命令コードに変換し、かつワード処理命令なａ
ｐｕの強制割込処理命令コードに変換して命令記憶用尺
ＡＭＫ記憶するためのプログラムが書込まれていること
を特徴とする特許ｇｉ！求の範囲第１項記載のプログラ
マブルコントローラの演算処理装置。 （３１０ＰＵは、アドレスバスの下位ビットをデコード
してチップセレクト信号を発生するためのデコーダを付
属回路として備え、発生されたチップセレクト信号によ
り命令記憶用ＲＡＭ、シーケンスプログラムメモリを選
択しその内容なＣ，ＰＨに送出するようにしたことを特
徴とする特許請求の範囲第１項記載のプログラマブルコ
ントローラの演算処理装置。 （４１０ＰＵはマイクロプロセッサ８０８５であり。 シーケンスプログラム中の１ビツト処理命令は制御プロ
グラムに依ってＳＴＡコード罠変換され。 かつワード処理命令はＲ８Ｔコードに変換されて命令記
憶用ＲＡＭにストアされることを特徴とする特許請求の
範囲第１項記載のプログラマブルコントローラの演算処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17591082A JPS5965310A (ja) | 1982-10-06 | 1982-10-06 | プログラマブルコントロ−ラの演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17591082A JPS5965310A (ja) | 1982-10-06 | 1982-10-06 | プログラマブルコントロ−ラの演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965310A true JPS5965310A (ja) | 1984-04-13 |
| JPS6310445B2 JPS6310445B2 (ja) | 1988-03-07 |
Family
ID=16004374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17591082A Granted JPS5965310A (ja) | 1982-10-06 | 1982-10-06 | プログラマブルコントロ−ラの演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965310A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149209A (ja) * | 1984-08-17 | 1986-03-11 | Fanuc Ltd | 数値制御装置におけるプログラム実行方式 |
| JPS625407A (ja) * | 1985-07-01 | 1987-01-12 | Mitsubishi Electric Corp | 高速プログラマブルコントロ−ル装置 |
| JPS625308U (ja) * | 1985-06-21 | 1987-01-13 | ||
| JPS6238902A (ja) * | 1985-08-15 | 1987-02-19 | Mitsubishi Electric Corp | シ−ケンス演算の処理方式 |
| JPH03196204A (ja) * | 1989-12-26 | 1991-08-27 | Hitachi Ltd | プログラマブルコントローラ |
| JP2013506911A (ja) * | 2009-09-30 | 2013-02-28 | ゼネラル・エレクトリック・カンパニイ | 多重プロセッサ式のプログラマブルロジックコントローラ及びこれを動作させるための方法 |
-
1982
- 1982-10-06 JP JP17591082A patent/JPS5965310A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149209A (ja) * | 1984-08-17 | 1986-03-11 | Fanuc Ltd | 数値制御装置におけるプログラム実行方式 |
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| Publication number | Publication date |
|---|---|
| JPS6310445B2 (ja) | 1988-03-07 |
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