JPH04309264A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04309264A JPH04309264A JP3073520A JP7352091A JPH04309264A JP H04309264 A JPH04309264 A JP H04309264A JP 3073520 A JP3073520 A JP 3073520A JP 7352091 A JP7352091 A JP 7352091A JP H04309264 A JPH04309264 A JP H04309264A
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- JP
- Japan
- Prior art keywords
- type
- transistor
- type diffusion
- layer
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に複数種のトランジスタ素子をコンタクト及び配線パ
ターンの変更により選択可能なセミカスタム半導体集積
回路（以下セミカスタムＬＳＩと記す）に関する。
特に複数種のトランジスタ素子をコンタクト及び配線パ
ターンの変更により選択可能なセミカスタム半導体集積
回路（以下セミカスタムＬＳＩと記す）に関する。
【０００２】
【従来の技術】従来のセミカスタムＬＳＩでは、トラン
ジスタ，抵抗，容量等の各々の基本素子を複数個配置し
て形成した下地基板をあらかじめ用意しておき、コンタ
クト形成工程以降の配線設計及び配線形成工程のみを実
施すればよいので所望の仕様を備えたＬＳＩを短納期で
得ることができる。
ジスタ，抵抗，容量等の各々の基本素子を複数個配置し
て形成した下地基板をあらかじめ用意しておき、コンタ
クト形成工程以降の配線設計及び配線形成工程のみを実
施すればよいので所望の仕様を備えたＬＳＩを短納期で
得ることができる。
【０００３】従来のセミカスタムＬＳＩの構成方法では
、あらかじめ下地に１つのフィールド内で１種類の素子
だけを構成できるセルを複数種類，複数個ずつ配置して
形成しておき、コンタクト工程以降で所望の回路を実現
するために必要なセルを選択して配線させ、ＬＳＩを構
成していた。
、あらかじめ下地に１つのフィールド内で１種類の素子
だけを構成できるセルを複数種類，複数個ずつ配置して
形成しておき、コンタクト工程以降で所望の回路を実現
するために必要なセルを選択して配線させ、ＬＳＩを構
成していた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体集積回路では、下地に１つのフィールド
内で１種類の素子だけを構成できるセルだけを配置させ
るため、１つのセル内で素子の選択性がなく、下地工程
でのみセルの種類が決定され、形成させるため、コンタ
クト工程以降では、既に形成された複数種類のセルの中
から所望の回路を実現させるために必要なセルを選択す
るだけなので、配線設計におけるセルの配置配線の自由
度に限界があった。
た従来の半導体集積回路では、下地に１つのフィールド
内で１種類の素子だけを構成できるセルだけを配置させ
るため、１つのセル内で素子の選択性がなく、下地工程
でのみセルの種類が決定され、形成させるため、コンタ
クト工程以降では、既に形成された複数種類のセルの中
から所望の回路を実現させるために必要なセルを選択す
るだけなので、配線設計におけるセルの配置配線の自由
度に限界があった。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、Ｐ型シリコン基板の一主面に設けたＮ＋ 型埋込層
と、前記Ｎ＋ 型埋込層を含む表面に設けたＮ− 型エ
ピタキシャル層と、前記Ｎ− 型エピタキシャル層の表
面に設けた素子形成領域を区画するフィールド酸化膜と
、前記素子形成領域上にゲート酸化膜を介して設けたゲ
ート電極と、前記ゲート電極に整合して前記Ｎ− 型エ
ピタキシャル層に設けた第１及び第２のＰ型拡散層と、
前記第２のＰ型拡散層内に設けたＮ− 型拡散層と、前
記Ｎ− 型エピタキシャル層に設けて前記Ｎ＋ 埋込層
に達するＮ＋ 型拡散層とを備えている。
は、Ｐ型シリコン基板の一主面に設けたＮ＋ 型埋込層
と、前記Ｎ＋ 型埋込層を含む表面に設けたＮ− 型エ
ピタキシャル層と、前記Ｎ− 型エピタキシャル層の表
面に設けた素子形成領域を区画するフィールド酸化膜と
、前記素子形成領域上にゲート酸化膜を介して設けたゲ
ート電極と、前記ゲート電極に整合して前記Ｎ− 型エ
ピタキシャル層に設けた第１及び第２のＰ型拡散層と、
前記第２のＰ型拡散層内に設けたＮ− 型拡散層と、前
記Ｎ− 型エピタキシャル層に設けて前記Ｎ＋ 埋込層
に達するＮ＋ 型拡散層とを備えている。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１（ａ），（ｂ）は本発明の第１の実施
例を示す模式的平面図及びＡ−Ａ′線断面図である。
例を示す模式的平面図及びＡ−Ａ′線断面図である。
【０００８】図１（ａ），（ｂ）に示すように、Ｐ型シ
リコン基板１の一主面にＮ＋ 型埋込層２を設け、Ｎ＋
型埋込層２を含む表面にＮ− 型エピタキシャル層３
を形成する。次に、Ｎ− 型エピタキシャル層３にＰチ
ャネルＭＯＳトランジスタ領域となるＮ＋ 型拡散層４
ａと、ＮＰＮトランジスタのコレクタ引出領域及びラテ
ラルＰＮＰトランジスタのベース領域となるＮ＋ 型拡
散層４ｂを設け、ＮＰＮトランジスタのベース領域とな
るＰ型拡散層６を形成し、Ｎ＋ 型拡散層４ａ上にゲー
ト酸化膜を介してＰチャネルＭＯＳトランジスタのゲー
ト電極８を形成する。この後、ＮＰＮトランジスタのエ
ミッタとなるＮ＋ 型拡散層１０を設け、さらにゲート
電極８に整合してＰチャネルＭＯＳトランジスタのソー
ス，ドレイン領域とラテラルＰＮＰトランジスタのコレ
クタ領域，エミッタ領域及びＮＰＮトランジスタのベー
ス領域となるＰ＋ 型拡散層１４ａ，１４ｂ，１４ｃを
設けることにより１つのフィールド酸化膜１８内にＰチ
ャネルＭＯＳトランジスタ１５、ＮＰＮトランジスタ１
６、ラテラルＰＮＰトランジスタ１７の３種類のトラン
ジスタ素子を構成することができるセルを形成すること
ができる。このセルは、コンタクト工程以降で前記３種
類の素子から必要な素子を選択し、そのコンタクト位置
にコンタクトを設け、配線させることができる。
リコン基板１の一主面にＮ＋ 型埋込層２を設け、Ｎ＋
型埋込層２を含む表面にＮ− 型エピタキシャル層３
を形成する。次に、Ｎ− 型エピタキシャル層３にＰチ
ャネルＭＯＳトランジスタ領域となるＮ＋ 型拡散層４
ａと、ＮＰＮトランジスタのコレクタ引出領域及びラテ
ラルＰＮＰトランジスタのベース領域となるＮ＋ 型拡
散層４ｂを設け、ＮＰＮトランジスタのベース領域とな
るＰ型拡散層６を形成し、Ｎ＋ 型拡散層４ａ上にゲー
ト酸化膜を介してＰチャネルＭＯＳトランジスタのゲー
ト電極８を形成する。この後、ＮＰＮトランジスタのエ
ミッタとなるＮ＋ 型拡散層１０を設け、さらにゲート
電極８に整合してＰチャネルＭＯＳトランジスタのソー
ス，ドレイン領域とラテラルＰＮＰトランジスタのコレ
クタ領域，エミッタ領域及びＮＰＮトランジスタのベー
ス領域となるＰ＋ 型拡散層１４ａ，１４ｂ，１４ｃを
設けることにより１つのフィールド酸化膜１８内にＰチ
ャネルＭＯＳトランジスタ１５、ＮＰＮトランジスタ１
６、ラテラルＰＮＰトランジスタ１７の３種類のトラン
ジスタ素子を構成することができるセルを形成すること
ができる。このセルは、コンタクト工程以降で前記３種
類の素子から必要な素子を選択し、そのコンタクト位置
にコンタクトを設け、配線させることができる。
【０００９】図２（ａ），（ｂ）は本発明の第２の実施
例を示す模式的平面図及びＢ−Ｂ′線断面図である。
例を示す模式的平面図及びＢ−Ｂ′線断面図である。
【００１０】図２（ａ）（ｂ）に示すように、第１の実
施例と同様に複合トランジスタを形成し、１つのフィー
ルド酸化膜１８内にＰチャネルＭＯＳトランジスタ１５
，ＮＰＮトランジスタ１６，ラテラルＰＮＰトランジス
タ１７の３種類のトランジスタ素子を構成している。 ラテラルＰＮＰトランジスタのコレクタとなるＰ＋ 型
拡散層１４ａを取り囲むようにゲート電極８及びラテラ
ルＰＮＰトランジスタのベース領域となるＰ＋ 型拡散
層１４ｂを設けた以外は第１の実施例と同様の構成を有
しており、ラテラルＰＮＰトランジスタ１７の電気的特
性を向上させる利点がある。
施例と同様に複合トランジスタを形成し、１つのフィー
ルド酸化膜１８内にＰチャネルＭＯＳトランジスタ１５
，ＮＰＮトランジスタ１６，ラテラルＰＮＰトランジス
タ１７の３種類のトランジスタ素子を構成している。 ラテラルＰＮＰトランジスタのコレクタとなるＰ＋ 型
拡散層１４ａを取り囲むようにゲート電極８及びラテラ
ルＰＮＰトランジスタのベース領域となるＰ＋ 型拡散
層１４ｂを設けた以外は第１の実施例と同様の構成を有
しており、ラテラルＰＮＰトランジスタ１７の電気的特
性を向上させる利点がある。
【００１１】
【発明の効果】以上説明したように本発明は、コンタク
ト及び配線パターンを変更することにより２種類のバイ
ポーラトランジスタ素子と１種類のＭＯＳトランジスタ
素子のいづれかが構成可能となる複合セルを１つのセル
内に構成することにより、コンタクト工程以降で上記３
種類のトランジスタ素子から必要な素子を選択できるた
め、配線設計におけるセルの配置，配線の自由度が増す
という効果を有する。
ト及び配線パターンを変更することにより２種類のバイ
ポーラトランジスタ素子と１種類のＭＯＳトランジスタ
素子のいづれかが構成可能となる複合セルを１つのセル
内に構成することにより、コンタクト工程以降で上記３
種類のトランジスタ素子から必要な素子を選択できるた
め、配線設計におけるセルの配置，配線の自由度が増す
という効果を有する。
【図１】本発明の第１の実施例を示す模式的平面図及び
Ａ−Ａ′線断面図である。
Ａ−Ａ′線断面図である。
【図２】本発明の第２の実施例を示す模式的平面図及び
Ｂ−Ｂ′線断面図である。
Ｂ−Ｂ′線断面図である。
１ Ｐ型シリコン基板
２ Ｎ＋ 型埋込層
３ Ｎ− 型エピタキシャル層
４ａ，４ｂ Ｎ＋ 型拡散層
６ Ｐ型拡散層
８ ゲート電極
１０ Ｎ＋ 型拡散層
１４ａ，１４ｂ，１４ｃ Ｐ＋ 型拡散層１５
ＰチャネルＭＯＳトランジスタ１６ ＮＰ
Ｎトランジスタ １７ ラテラルＰＮＰトランジスタ１８
フィールド酸化膜
ＰチャネルＭＯＳトランジスタ１６ ＮＰ
Ｎトランジスタ １７ ラテラルＰＮＰトランジスタ１８
フィールド酸化膜
Claims (1)
- 【請求項１】 Ｐ型シリコン基板の一主面に設けたＮ
＋ 型埋込層と、前記Ｎ＋ 型埋込層を含む表面に設け
たＮ− 型エピタキシャル層と、前記Ｎ− 型エピタキ
シャル層の表面に設けた素子形成領域を区画するフィー
ルド酸化膜と、前記素子形成領域上にゲート酸化膜を介
して設けたゲート電極と、前記ゲート電極に整合して前
記Ｎ− 型エピタキシャル層に設けた第１及び第２のＰ
型拡散層と、前記第２のＰ型拡散層内に設けたＮ− 型
拡散層と、前記Ｎ− 型エピタキシャル層に設けて前記
Ｎ＋ 埋込層に達するＮ＋ 型拡散層とを備えたことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03073520A JP3104275B2 (ja) | 1991-04-08 | 1991-04-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03073520A JP3104275B2 (ja) | 1991-04-08 | 1991-04-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04309264A true JPH04309264A (ja) | 1992-10-30 |
| JP3104275B2 JP3104275B2 (ja) | 2000-10-30 |
Family
ID=13520602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03073520A Expired - Fee Related JP3104275B2 (ja) | 1991-04-08 | 1991-04-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3104275B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455694B1 (ko) * | 2001-11-13 | 2004-11-15 | 주식회사 케이이씨 | 횡방향 트랜지스터 및 그 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575877U (ja) * | 1992-03-11 | 1993-10-15 | 松下冷機株式会社 | 自動販売機の展示装置 |
-
1991
- 1991-04-08 JP JP03073520A patent/JP3104275B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455694B1 (ko) * | 2001-11-13 | 2004-11-15 | 주식회사 케이이씨 | 횡방향 트랜지스터 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3104275B2 (ja) | 2000-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000801 |
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| LAPS | Cancellation because of no payment of annual fees |