JPH0784884A - 仮想計算機システム - Google Patents
仮想計算機システムInfo
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- JPH0784884A JPH0784884A JP5225872A JP22587293A JPH0784884A JP H0784884 A JPH0784884 A JP H0784884A JP 5225872 A JP5225872 A JP 5225872A JP 22587293 A JP22587293 A JP 22587293A JP H0784884 A JPH0784884 A JP H0784884A
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Abstract
(57)【要約】
【目的】 仮想計算機システムに関し、アドレス変換バ
ッファ（ＴＬＢ）中にすべてのレベルのアドレス変換情
報を混在させても、ＴＬＢに係わる処理によってＴＬＢ
の内容が矛盾しないようにするとともに、従来と同様の
処理性能を維持する。 【構成】 走行中の仮想計算機の実行レベルを保持する
実行レベル識別装置と、仮想計算機を示すＶＭ識別子お
よびそのレベルからなる識別情報エントリを管理するＶ
ＭＩＤスタックと、ＶＭＩＤスタック中の対象エントリ
を指定するＶＭＩＤスタック選択回路を新たに設ける。
そして、ＴＬＢ中のＴＬＢエントリには、有効フラグ，
ＶＭ識別子，論理アドレス，物理アドレスを格納する。
ＴＬＢに対する読み書きは、実行レベル識別装置を参照
して実行レベルを知り、対応するＶＭ識別子をＶＭＩＤ
スタックから検索し、そのＶＭ識別子を含むＴＬＢエン
トリに対して読み書きを行う。
ッファ（ＴＬＢ）中にすべてのレベルのアドレス変換情
報を混在させても、ＴＬＢに係わる処理によってＴＬＢ
の内容が矛盾しないようにするとともに、従来と同様の
処理性能を維持する。 【構成】 走行中の仮想計算機の実行レベルを保持する
実行レベル識別装置と、仮想計算機を示すＶＭ識別子お
よびそのレベルからなる識別情報エントリを管理するＶ
ＭＩＤスタックと、ＶＭＩＤスタック中の対象エントリ
を指定するＶＭＩＤスタック選択回路を新たに設ける。
そして、ＴＬＢ中のＴＬＢエントリには、有効フラグ，
ＶＭ識別子，論理アドレス，物理アドレスを格納する。
ＴＬＢに対する読み書きは、実行レベル識別装置を参照
して実行レベルを知り、対応するＶＭ識別子をＶＭＩＤ
スタックから検索し、そのＶＭ識別子を含むＴＬＢエン
トリに対して読み書きを行う。
Description
【０００１】
【産業上の利用分野】本発明は仮想計算機システムに係
り、特に、３レベル以上の仮想計算機の制御を同時に行
う仮想計算機システムに関する。
り、特に、３レベル以上の仮想計算機の制御を同時に行
う仮想計算機システムに関する。
【０００２】
【従来の技術】従来より、単一の実計算機上で仮想計算
機制御プログラム（Virtual MachineControl Program,
以後、“ＶＭＣＰ”と略記する）を動作させ、ＶＭＣ
Ｐの制御下で複数のオペレーティングシステム（ＯＳ）
を同時実行させることにより、複数の仮想計算機を構築
する仮想計算機システムが知られている。
機制御プログラム（Virtual MachineControl Program,
以後、“ＶＭＣＰ”と略記する）を動作させ、ＶＭＣ
Ｐの制御下で複数のオペレーティングシステム（ＯＳ）
を同時実行させることにより、複数の仮想計算機を構築
する仮想計算機システムが知られている。
【０００３】一般に、仮想記憶方式を用いる情報処理装
置においては、仮想計算機から仮想記憶上の命令やデー
タに対するアクセスを行う際に指定される論理アドレス
を、実計算機に設けられている主記憶上の絶対アドレス
（以後、“物理アドレス”と記述する）に変換しなけれ
ばならない。そこで、上記従来の仮想計算機システムで
は、実計算機上で動作中のＶＭＣＰ（以後、“LEVEL-
ＯＳ”と記述する）が、LEVEL-ＯＳ上の仮想アドレス
空間における論理アドレス（以後、“LEVEL-論理アド
レス”と記述する）と物理アドレスとの対応関係を示す
アドレス変換テーブル（以後、“LEVEL-変換テーブ
ル”と記述する）の管理を行って仮想アドレス空間を生
成するとともに、LEVEL-ＯＳにおける仮想アドレス空
間上で下位レベルの仮想計算機のＯＳ（以後、“LEVEL-
ＯＳ”と記述する）を動作させている。そして、LEVE
L-ＯＳは、LEVEL-ＯＳ上の仮想アドレス空間におけ
る論理アドレス（以後、“LEVEL-論理アドレス”と記
述する）とLEVEL-論理アドレスとの対応関係を示すア
ドレス変換テーブル（以後、“LEVEL-変換テーブル”
と記述する）の管理を行って仮想アドレス空間を生成し
ている。すなわち、LEVEL-論理アドレスと物理アドレ
スとの変換を行うためには、LEVEL-変換テーブルおよ
びLEVEL-変換テーブルの２組のアドレス変換テーブル
を用いてアドレス変換を行う必要があった。例えば、Ｉ
ＢＭ社発行の“IBM System/370 Extended Architecture
Interpretive Execution”(SA22-7095)において、この
２段階のアドレス変換をハードウェアにより実現する方
法が紹介されている。
置においては、仮想計算機から仮想記憶上の命令やデー
タに対するアクセスを行う際に指定される論理アドレス
を、実計算機に設けられている主記憶上の絶対アドレス
（以後、“物理アドレス”と記述する）に変換しなけれ
ばならない。そこで、上記従来の仮想計算機システムで
は、実計算機上で動作中のＶＭＣＰ（以後、“LEVEL-
ＯＳ”と記述する）が、LEVEL-ＯＳ上の仮想アドレス
空間における論理アドレス（以後、“LEVEL-論理アド
レス”と記述する）と物理アドレスとの対応関係を示す
アドレス変換テーブル（以後、“LEVEL-変換テーブ
ル”と記述する）の管理を行って仮想アドレス空間を生
成するとともに、LEVEL-ＯＳにおける仮想アドレス空
間上で下位レベルの仮想計算機のＯＳ（以後、“LEVEL-
ＯＳ”と記述する）を動作させている。そして、LEVE
L-ＯＳは、LEVEL-ＯＳ上の仮想アドレス空間におけ
る論理アドレス（以後、“LEVEL-論理アドレス”と記
述する）とLEVEL-論理アドレスとの対応関係を示すア
ドレス変換テーブル（以後、“LEVEL-変換テーブル”
と記述する）の管理を行って仮想アドレス空間を生成し
ている。すなわち、LEVEL-論理アドレスと物理アドレ
スとの変換を行うためには、LEVEL-変換テーブルおよ
びLEVEL-変換テーブルの２組のアドレス変換テーブル
を用いてアドレス変換を行う必要があった。例えば、Ｉ
ＢＭ社発行の“IBM System/370 Extended Architecture
Interpretive Execution”(SA22-7095)において、この
２段階のアドレス変換をハードウェアにより実現する方
法が紹介されている。
【０００４】上述したアドレス変換テーブルを用いて得
られたアドレス変換情報（個別の論理アドレスに対応す
る物理アドレスの情報）は、アドレス変換バッファ（Tr
anslation Lookaside Buffer，以後、“ＴＬＢ”と記述
する）に登録される。ＴＬＢに関連する従来技術は、特
公昭61-22825号公報，特公昭 58-8073号公報，特開平1-
163838号公報などにおいて開示されている。
られたアドレス変換情報（個別の論理アドレスに対応す
る物理アドレスの情報）は、アドレス変換バッファ（Tr
anslation Lookaside Buffer，以後、“ＴＬＢ”と記述
する）に登録される。ＴＬＢに関連する従来技術は、特
公昭61-22825号公報，特公昭 58-8073号公報，特開平1-
163838号公報などにおいて開示されている。
【０００５】特公昭61-22825号公報における仮想計算機
システムでは、単一のＴＬＢ上に、LEVEL-ＯＳに関す
るエントリ（LEVEL-論理アドレスと物理アドレスとの
対応を示すアドレス変換情報）と、現在走行中のLEVEL-
ＯＳに関するエントリ（LEVEL-論理アドレスと物理
アドレスとの対応を示すアドレス変換情報）の２種類の
エントリのみを保持している。また、特公昭 58-8073号
公報における仮想計算機システムでは、上記ＴＬＢのフ
ィールドを拡張して、アドレス変換情報に対して当該ア
ドレス変換情報がLEVEL-ＯＳまたは複数のLEVEL-Ｏ
Ｓのいずれに関するものであるのかを識別するための仮
想計算機識別子(以後、“ＶＭ識別子”と記述する)を付
加することにより、ＴＬＢ上にLEVEL-ＯＳおよび複数
のLEVEL-ＯＳの２種類以上のエントリを同時に保持す
ることを可能としている。さらに、特開平1-163838号公
報における仮想計算機システムでは、ＴＬＢ中にアドレ
ス変換情報を保持しているか否かを識別する手段を設け
ることによって、ＴＬＢに係わる制御を効率的に行うこ
とを可能としている。
システムでは、単一のＴＬＢ上に、LEVEL-ＯＳに関す
るエントリ（LEVEL-論理アドレスと物理アドレスとの
対応を示すアドレス変換情報）と、現在走行中のLEVEL-
ＯＳに関するエントリ（LEVEL-論理アドレスと物理
アドレスとの対応を示すアドレス変換情報）の２種類の
エントリのみを保持している。また、特公昭 58-8073号
公報における仮想計算機システムでは、上記ＴＬＢのフ
ィールドを拡張して、アドレス変換情報に対して当該ア
ドレス変換情報がLEVEL-ＯＳまたは複数のLEVEL-Ｏ
Ｓのいずれに関するものであるのかを識別するための仮
想計算機識別子(以後、“ＶＭ識別子”と記述する)を付
加することにより、ＴＬＢ上にLEVEL-ＯＳおよび複数
のLEVEL-ＯＳの２種類以上のエントリを同時に保持す
ることを可能としている。さらに、特開平1-163838号公
報における仮想計算機システムでは、ＴＬＢ中にアドレ
ス変換情報を保持しているか否かを識別する手段を設け
ることによって、ＴＬＢに係わる制御を効率的に行うこ
とを可能としている。
【０００６】ところで近年では、LEVEL-ＯＳ（ＶＭＣ
Ｐ）の制御下で動作する仮想計算機であるLEVEL-ＯＳ
の一種としてＶＭＣＰを使用することにより、LEVEL-
ＯＳ（ＶＭＣＰ）の制御下で仮想計算機すなわちLEVEL-
ＯＳをさらに動作させる技術が、例えば特開平 4-856
42号公報において開示されている。
Ｐ）の制御下で動作する仮想計算機であるLEVEL-ＯＳ
の一種としてＶＭＣＰを使用することにより、LEVEL-
ＯＳ（ＶＭＣＰ）の制御下で仮想計算機すなわちLEVEL-
ＯＳをさらに動作させる技術が、例えば特開平 4-856
42号公報において開示されている。
【０００７】
【発明が解決しようとする課題】上述した特公昭 58-80
73号公報や特開平1-163838号公報における仮想計算機シ
ステムでは、ＴＬＢ上にLEVEL-ＯＳおよび複数のLEVE
L-ＯＳに関する２種類以上のエントリ（アドレス変換
情報）を同時に保持することを可能としている。しかし
ながら、LEVEL-ＯＳ（ＶＭＣＰ）の制御下で仮想計算
機すなわちLEVEL-ＯＳがさらに動作している場合に、
ＴＬＢに登録されているアドレス変換情報をどのように
処理するのかについては考慮されていなかった。
73号公報や特開平1-163838号公報における仮想計算機シ
ステムでは、ＴＬＢ上にLEVEL-ＯＳおよび複数のLEVE
L-ＯＳに関する２種類以上のエントリ（アドレス変換
情報）を同時に保持することを可能としている。しかし
ながら、LEVEL-ＯＳ（ＶＭＣＰ）の制御下で仮想計算
機すなわちLEVEL-ＯＳがさらに動作している場合に、
ＴＬＢに登録されているアドレス変換情報をどのように
処理するのかについては考慮されていなかった。
【０００８】例えば、ＯＳが当該ＯＳに関するすべての
アドレス変換情報を無効化する場合には、ＴＬＢに登録
されているすべてのエントリを無効とするパージＴＬＢ
命令（以後、“ＰＴＬＢ命令”と記述する）を発行す
る。このとき、ＰＴＬＢ命令を発行したのがLEVEL-Ｏ
Ｓであれば、ＴＬＢ上の当該LEVEL-ＯＳに対応するエ
ントリのみを無効とする。また、ＰＴＬＢ命令を発行し
たのがLEVEL-ＯＳであれば、ＴＬＢ上のLEVEL-ＯＳ
を含むすべてのエントリを無効とする。これは、LEVEL-
論理アドレスと物理アドレスとの個別的な対応関係を
示すアドレス変換情報は、LEVEL-変換テーブルおよび
LEVEL-変換テーブルを参照して生成されるので、LEVE
L-論理アドレスを無効化すれば、LEVEL-ＯＳの制御
下で動作する仮想計算機であるLEVEL-ＯＳにおける仮
想アドレス空間を示すLEVEL-論理アドレスも無効にし
なければならないからである。このようにＴＬＢの内容
を矛盾がないように書き換えることで、上記従来の仮想
計算機システムの正常動作が保証されていた。
アドレス変換情報を無効化する場合には、ＴＬＢに登録
されているすべてのエントリを無効とするパージＴＬＢ
命令（以後、“ＰＴＬＢ命令”と記述する）を発行す
る。このとき、ＰＴＬＢ命令を発行したのがLEVEL-Ｏ
Ｓであれば、ＴＬＢ上の当該LEVEL-ＯＳに対応するエ
ントリのみを無効とする。また、ＰＴＬＢ命令を発行し
たのがLEVEL-ＯＳであれば、ＴＬＢ上のLEVEL-ＯＳ
を含むすべてのエントリを無効とする。これは、LEVEL-
論理アドレスと物理アドレスとの個別的な対応関係を
示すアドレス変換情報は、LEVEL-変換テーブルおよび
LEVEL-変換テーブルを参照して生成されるので、LEVE
L-論理アドレスを無効化すれば、LEVEL-ＯＳの制御
下で動作する仮想計算機であるLEVEL-ＯＳにおける仮
想アドレス空間を示すLEVEL-論理アドレスも無効にし
なければならないからである。このようにＴＬＢの内容
を矛盾がないように書き換えることで、上記従来の仮想
計算機システムの正常動作が保証されていた。
【０００９】しかしながら、LEVEL-ＯＳとしてＶＭＣ
Ｐが使用され、その制御下で動作中のLEVEL-ＯＳに対
応するエントリ（アドレス変換情報）がＴＬＢに登録さ
れていた場合には、LEVEL-ＯＳ（ＶＭＣＰ）がＰＴＬ
Ｂ命令を発行するとＴＬＢにおける当該LEVEL-ＯＳに
対応するエントリのみが無効とされ、当該LEVEL-ＯＳ
の制御下で動作中のLEVEL-ＯＳに対応するエントリは
有効のままとなってしまうため、ＰＴＬＢ命令が実行さ
れた後のＴＬＢの内容が矛盾して、仮想計算機システム
の正常動作を保証することができないという問題点があ
った。
Ｐが使用され、その制御下で動作中のLEVEL-ＯＳに対
応するエントリ（アドレス変換情報）がＴＬＢに登録さ
れていた場合には、LEVEL-ＯＳ（ＶＭＣＰ）がＰＴＬ
Ｂ命令を発行するとＴＬＢにおける当該LEVEL-ＯＳに
対応するエントリのみが無効とされ、当該LEVEL-ＯＳ
の制御下で動作中のLEVEL-ＯＳに対応するエントリは
有効のままとなってしまうため、ＰＴＬＢ命令が実行さ
れた後のＴＬＢの内容が矛盾して、仮想計算機システム
の正常動作を保証することができないという問題点があ
った。
【００１０】したがって本発明の目的は、上記の問題点
を解決して、LEVEL-ＯＳの制御下で一以上のLEVEL-
ＯＳを（さらには一以上のLEVEL-ＯＳ，LEVEL-ＯＳ
を）動作させる場合に、当該LEVEL-ＯＳ（LEVEL-Ｏ
Ｓ，LEVEL-ＯＳ）に対応するエントリ（アドレス変換
情報）を混在させて保持できるＴＬＢを設け、上記ＰＴ
ＬＢ命令などのＴＬＢに係わる処理を実行してもＴＬＢ
の内容が矛盾しないように仮想計算機システムの正常動
作を保証し、従来と同様にLEVEL-ＯＳ，LEVEL-ＯＳ
に対応するエントリのみがＴＬＢに登録されている場合
に、従来と同様の処理性能を維持する仮想計算機システ
ムを提供することにある。
を解決して、LEVEL-ＯＳの制御下で一以上のLEVEL-
ＯＳを（さらには一以上のLEVEL-ＯＳ，LEVEL-ＯＳ
を）動作させる場合に、当該LEVEL-ＯＳ（LEVEL-Ｏ
Ｓ，LEVEL-ＯＳ）に対応するエントリ（アドレス変換
情報）を混在させて保持できるＴＬＢを設け、上記ＰＴ
ＬＢ命令などのＴＬＢに係わる処理を実行してもＴＬＢ
の内容が矛盾しないように仮想計算機システムの正常動
作を保証し、従来と同様にLEVEL-ＯＳ，LEVEL-ＯＳ
に対応するエントリのみがＴＬＢに登録されている場合
に、従来と同様の処理性能を維持する仮想計算機システ
ムを提供することにある。
【００１１】
(1) 上記の目的を達成するため、本発明の仮想計算機シ
ステムは、実計算機上または仮想計算機上に１レベル以
上にわたって生成された複数の前記仮想計算機をそれぞ
れ制御する仮想計算機制御手段を有する仮想計算機シス
テムにおいて、前記実計算機の制御を行う制御装置によ
って読み書きされ、いずれのレベルの前記仮想計算機が
前記実計算機上で現在処理されているのかを示す現実行
レベルを常に保持する現実行レベル管理手段を具備する
構成としたものである。
ステムは、実計算機上または仮想計算機上に１レベル以
上にわたって生成された複数の前記仮想計算機をそれぞ
れ制御する仮想計算機制御手段を有する仮想計算機シス
テムにおいて、前記実計算機の制御を行う制御装置によ
って読み書きされ、いずれのレベルの前記仮想計算機が
前記実計算機上で現在処理されているのかを示す現実行
レベルを常に保持する現実行レベル管理手段を具備する
構成としたものである。
【００１２】(2) そして、(1) の構成に加えて、前記制
御装置によって読み書きされ、前記実計算機上に同時に
存在する前記仮想計算機の各々について、前記仮想計算
機を識別する識別子とその実行レベルからなる識別情報
エントリを保持する識別情報保持手段と、前記制御装置
による読み書きの対象とする前記識別情報エントリを選
択する識別情報選択手段とを具備する構成としたもので
ある。
御装置によって読み書きされ、前記実計算機上に同時に
存在する前記仮想計算機の各々について、前記仮想計算
機を識別する識別子とその実行レベルからなる識別情報
エントリを保持する識別情報保持手段と、前記制御装置
による読み書きの対象とする前記識別情報エントリを選
択する識別情報選択手段とを具備する構成としたもので
ある。
【００１３】(3) また、さらに(2) の構成に加えて、前
記制御装置からの指示で動作するアドレス変換バッファ
制御装置によって読み書きされ、前記識別子，前記仮想
計算機上で指定される論理アドレス，前記論理アドレス
に対応する前記実計算機上の物理アドレスの三者からな
るアドレス変換情報と前記アドレス変換情報の有効性を
示す登録済フラグとからなるアドレス変換バッファエン
トリを、前記仮想計算機の各々について一以上保持する
アドレス変換バッファと、前記アドレス変換バッファ制
御装置による読み書きの対象とする前記アドレス変換バ
ッファエントリを選択するアドレス変換バッファ選択手
段とを具備する構成としたものである。
記制御装置からの指示で動作するアドレス変換バッファ
制御装置によって読み書きされ、前記識別子，前記仮想
計算機上で指定される論理アドレス，前記論理アドレス
に対応する前記実計算機上の物理アドレスの三者からな
るアドレス変換情報と前記アドレス変換情報の有効性を
示す登録済フラグとからなるアドレス変換バッファエン
トリを、前記仮想計算機の各々について一以上保持する
アドレス変換バッファと、前記アドレス変換バッファ制
御装置による読み書きの対象とする前記アドレス変換バ
ッファエントリを選択するアドレス変換バッファ選択手
段とを具備する構成としたものである。
【００１４】(4) また、(1) の構成に加えて、前記制御
装置からの指示で動作するアドレス変換バッファ制御装
置によって読み書きされ、前記識別子，前記仮想計算機
上で指定される論理アドレス，前記論理アドレスに対応
する前記実計算機上の物理アドレス，前記識別子で示さ
れる前記仮想計算機の実行レベルの四者からなるアドレ
ス変換・実行レベル情報と前記アドレス変換・実行レベ
ル情報の有効性を示す登録済フラグとからなるアドレス
変換バッファエントリを、前記仮想計算機の各々につい
て一以上保持するアドレス変換バッファと、前記アドレ
ス変換バッファ制御装置による読み書きの対象とする前
記アドレス変換バッファエントリを選択するアドレス変
換バッファ選択手段とを具備する構成としたものであ
る。
装置からの指示で動作するアドレス変換バッファ制御装
置によって読み書きされ、前記識別子，前記仮想計算機
上で指定される論理アドレス，前記論理アドレスに対応
する前記実計算機上の物理アドレス，前記識別子で示さ
れる前記仮想計算機の実行レベルの四者からなるアドレ
ス変換・実行レベル情報と前記アドレス変換・実行レベ
ル情報の有効性を示す登録済フラグとからなるアドレス
変換バッファエントリを、前記仮想計算機の各々につい
て一以上保持するアドレス変換バッファと、前記アドレ
ス変換バッファ制御装置による読み書きの対象とする前
記アドレス変換バッファエントリを選択するアドレス変
換バッファ選択手段とを具備する構成としたものであ
る。
【００１５】
【作用】上記構成に基づく作用を説明する。
【００１６】(1) 本発明の仮想計算機システムでは、実
計算機上または仮想計算機上に１レベル以上にわたって
生成された複数の前記仮想計算機をそれぞれ制御する仮
想計算機制御手段を有する仮想計算機システムにおい
て、前記実計算機の制御を行う制御装置によって読み書
きされ、いずれのレベルの前記仮想計算機が前記実計算
機上で現在処理されているのかを示す現実行レベルを常
に保持する現実行レベル管理手段を具備する構成とした
ため、制御装置は、どのような時点においても現実行レ
ベル管理手段を参照することにより、処理中の仮想計算
機のレベル（現実行レベル）を即座に識別することがで
きる。
計算機上または仮想計算機上に１レベル以上にわたって
生成された複数の前記仮想計算機をそれぞれ制御する仮
想計算機制御手段を有する仮想計算機システムにおい
て、前記実計算機の制御を行う制御装置によって読み書
きされ、いずれのレベルの前記仮想計算機が前記実計算
機上で現在処理されているのかを示す現実行レベルを常
に保持する現実行レベル管理手段を具備する構成とした
ため、制御装置は、どのような時点においても現実行レ
ベル管理手段を参照することにより、処理中の仮想計算
機のレベル（現実行レベル）を即座に識別することがで
きる。
【００１７】(2) そして、(1) の構成に加えて、前記制
御装置によって読み書きされ、前記実計算機上に同時に
存在する前記仮想計算機の各々について、前記仮想計算
機を識別する識別子とその実行レベルからなる識別情報
エントリを保持する識別情報保持手段と、前記制御装置
による読み書きの対象とする前記識別情報エントリを選
択する識別情報選択手段とを具備する構成としたため、
識別情報選択手段を用いて識別情報保持手段を参照し、
上記によって現実行レベル管理手段を用いて識別された
現実行レベルと一致する実行レベルに対応する識別子を
得ることにより、処理中の仮想計算機を特定することが
できる。
御装置によって読み書きされ、前記実計算機上に同時に
存在する前記仮想計算機の各々について、前記仮想計算
機を識別する識別子とその実行レベルからなる識別情報
エントリを保持する識別情報保持手段と、前記制御装置
による読み書きの対象とする前記識別情報エントリを選
択する識別情報選択手段とを具備する構成としたため、
識別情報選択手段を用いて識別情報保持手段を参照し、
上記によって現実行レベル管理手段を用いて識別された
現実行レベルと一致する実行レベルに対応する識別子を
得ることにより、処理中の仮想計算機を特定することが
できる。
【００１８】(3) また、さらに(2) の構成に加えて、前
記制御装置からの指示で動作するアドレス変換バッファ
制御装置によって読み書きされ、前記識別子，前記仮想
計算機上で指定される論理アドレス，前記論理アドレス
に対応する前記実計算機上の物理アドレスの三者からな
るアドレス変換情報と前記アドレス変換情報の有効性を
示す登録済フラグとからなるアドレス変換バッファエン
トリを、前記仮想計算機の各々について一以上保持する
アドレス変換バッファと、前記アドレス変換バッファ制
御装置による読み書きの対象とする前記アドレス変換バ
ッファエントリを選択するアドレス変換バッファ選択手
段とを具備する構成としたため、上記によって特定され
た処理中の仮想計算機（例えばLEVEL-ＯＳ）につい
て、対応する一以上のアドレス変換バッファエントリ
（すなわち、識別子がLEVEL-ＯＳを示すエントリ）の
選択およびこれに対する読み書きや無効化などの処理を
自動的に行うとともに、処理中の仮想計算機（LEVEL-
ＯＳ）上に生成されている仮想計算機（LEVEL-ＯＳ，
LEVEL-ＯＳ，……）についても、同様にアドレス変換
バッファエントリ（すなわち、識別子がLEVEL-ＯＳ，
LEVEL-ＯＳ，……を示すエントリ）の選択およびこれ
に対する読み書きや無効化などの処理を自動的に行っ
て、アドレス変換バッファの内容が矛盾しないように仮
想計算機システムの正常動作を保証することができる。
また、処理中の仮想計算機（LEVEL-ＯＳ）上に仮想計
算機が生成されていない場合（すなわち、LEVEL-Ｏ
Ｓ，LEVEL-ＯＳに対応するアドレス変換バッファエン
トリのみが登録されている場合）には、従来と同様の処
理性能を維持することができる。
記制御装置からの指示で動作するアドレス変換バッファ
制御装置によって読み書きされ、前記識別子，前記仮想
計算機上で指定される論理アドレス，前記論理アドレス
に対応する前記実計算機上の物理アドレスの三者からな
るアドレス変換情報と前記アドレス変換情報の有効性を
示す登録済フラグとからなるアドレス変換バッファエン
トリを、前記仮想計算機の各々について一以上保持する
アドレス変換バッファと、前記アドレス変換バッファ制
御装置による読み書きの対象とする前記アドレス変換バ
ッファエントリを選択するアドレス変換バッファ選択手
段とを具備する構成としたため、上記によって特定され
た処理中の仮想計算機（例えばLEVEL-ＯＳ）につい
て、対応する一以上のアドレス変換バッファエントリ
（すなわち、識別子がLEVEL-ＯＳを示すエントリ）の
選択およびこれに対する読み書きや無効化などの処理を
自動的に行うとともに、処理中の仮想計算機（LEVEL-
ＯＳ）上に生成されている仮想計算機（LEVEL-ＯＳ，
LEVEL-ＯＳ，……）についても、同様にアドレス変換
バッファエントリ（すなわち、識別子がLEVEL-ＯＳ，
LEVEL-ＯＳ，……を示すエントリ）の選択およびこれ
に対する読み書きや無効化などの処理を自動的に行っ
て、アドレス変換バッファの内容が矛盾しないように仮
想計算機システムの正常動作を保証することができる。
また、処理中の仮想計算機（LEVEL-ＯＳ）上に仮想計
算機が生成されていない場合（すなわち、LEVEL-Ｏ
Ｓ，LEVEL-ＯＳに対応するアドレス変換バッファエン
トリのみが登録されている場合）には、従来と同様の処
理性能を維持することができる。
【００１９】(4) また、(1) の構成に加えて、前記制御
装置からの指示で動作するアドレス変換バッファ制御装
置によって読み書きされ、前記識別子，前記仮想計算機
上で指定される論理アドレス，前記論理アドレスに対応
する前記実計算機上の物理アドレス，前記識別子で示さ
れる前記仮想計算機の実行レベルの四者からなるアドレ
ス変換・実行レベル情報と前記アドレス変換・実行レベ
ル情報の有効性を示す登録済フラグとからなるアドレス
変換バッファエントリを、前記仮想計算機の各々につい
て一以上保持するアドレス変換バッファと、前記アドレ
ス変換バッファ制御装置による読み書きの対象とする前
記アドレス変換バッファエントリを選択するアドレス変
換バッファ選択手段とを具備する構成としたため、上記
によって現実行レベル管理手段を用いて識別された現実
行レベルと一致する実行レベルを含む一以上のアドレス
変換バッファエントリを、処理中の仮想計算機に対応す
るものとして選択し、これに対する読み書きや無効化な
どの処理を行うことができる。また、上記によって特定
された処理中の仮想計算機（例えばLEVEL-ＯＳ）につ
いて、対応する一以上のアドレス変換バッファエントリ
（すなわち、識別子がLEVEL-ＯＳを示すエントリ）の
選択およびこれに対する読み書きや無効化などの処理を
自動的に行うとともに、処理中の仮想計算機（LEVEL-
ＯＳ）上に生成されている仮想計算機（LEVEL-ＯＳ，
LEVEL-ＯＳ，……）についても、同様にアドレス変換
バッファエントリ（すなわち、識別子がLEVEL-ＯＳ，
LEVEL-ＯＳ，……を示すエントリ）の選択およびこれ
に対する読み書きや無効化などの処理を自動的に行っ
て、アドレス変換バッファの内容が矛盾しないように仮
想計算機システムの正常動作を保証することができる。
また、処理中の仮想計算機（LEVEL-ＯＳ）上に仮想計
算機が生成されていない場合（すなわち、LEVEL-Ｏ
Ｓ，LEVEL-ＯＳに対応するアドレス変換バッファエン
トリのみが登録されている場合）には、従来と同様の処
理性能を維持することができる。
装置からの指示で動作するアドレス変換バッファ制御装
置によって読み書きされ、前記識別子，前記仮想計算機
上で指定される論理アドレス，前記論理アドレスに対応
する前記実計算機上の物理アドレス，前記識別子で示さ
れる前記仮想計算機の実行レベルの四者からなるアドレ
ス変換・実行レベル情報と前記アドレス変換・実行レベ
ル情報の有効性を示す登録済フラグとからなるアドレス
変換バッファエントリを、前記仮想計算機の各々につい
て一以上保持するアドレス変換バッファと、前記アドレ
ス変換バッファ制御装置による読み書きの対象とする前
記アドレス変換バッファエントリを選択するアドレス変
換バッファ選択手段とを具備する構成としたため、上記
によって現実行レベル管理手段を用いて識別された現実
行レベルと一致する実行レベルを含む一以上のアドレス
変換バッファエントリを、処理中の仮想計算機に対応す
るものとして選択し、これに対する読み書きや無効化な
どの処理を行うことができる。また、上記によって特定
された処理中の仮想計算機（例えばLEVEL-ＯＳ）につ
いて、対応する一以上のアドレス変換バッファエントリ
（すなわち、識別子がLEVEL-ＯＳを示すエントリ）の
選択およびこれに対する読み書きや無効化などの処理を
自動的に行うとともに、処理中の仮想計算機（LEVEL-
ＯＳ）上に生成されている仮想計算機（LEVEL-ＯＳ，
LEVEL-ＯＳ，……）についても、同様にアドレス変換
バッファエントリ（すなわち、識別子がLEVEL-ＯＳ，
LEVEL-ＯＳ，……を示すエントリ）の選択およびこれ
に対する読み書きや無効化などの処理を自動的に行っ
て、アドレス変換バッファの内容が矛盾しないように仮
想計算機システムの正常動作を保証することができる。
また、処理中の仮想計算機（LEVEL-ＯＳ）上に仮想計
算機が生成されていない場合（すなわち、LEVEL-Ｏ
Ｓ，LEVEL-ＯＳに対応するアドレス変換バッファエン
トリのみが登録されている場合）には、従来と同様の処
理性能を維持することができる。
【００２０】
【実施例】以下、本発明の仮想計算機システムの一実施
例を、いくつかの図面を用いて詳細に説明する。
例を、いくつかの図面を用いて詳細に説明する。
【００２１】図１は、本発明の仮想計算機システムの一
実施例の構成を示す機能ブロック図である。同図中、１
０１は接続された他の装置の制御および管理，データ転
送，データの加工などを行う制御装置（ＣＵ）、１０２
は現在走行しているＯＳ（仮想計算機）の実行レベルを
保持する実行レベル識別装置（ＣＶＭＬ，現実行レベル
管理手段）、１０４はＶＭ識別子（識別名称）の管理を
行うＶＭＩＤスタック（識別情報保持手段）、１０３は
ＶＭＩＤスタック１０４におけるどのエントリ（識別情
報エントリ）に対して読み書きを行うかを指定するＶＭ
ＩＤスタック選択回路（識別情報選択手段）、１０９は
アドレス変換バッファ（ＴＬＢ）、１０８はＴＬＢ１０
９におけるどのエントリ（アドレス変換バッファエント
リ）に対して読み書きを行うかを指定するアドレス変換
バッファ選択回路（ＴＬＢ選択回路，アドレス変換バッ
ファ選択手段）、１０７はＴＬＢ選択回路１０８の制御
および管理とＴＬＢ１０９に対するデータの読み書きを
行うアドレス変換バッファ制御装置（ＴＬＢ制御装置）
である。
実施例の構成を示す機能ブロック図である。同図中、１
０１は接続された他の装置の制御および管理，データ転
送，データの加工などを行う制御装置（ＣＵ）、１０２
は現在走行しているＯＳ（仮想計算機）の実行レベルを
保持する実行レベル識別装置（ＣＶＭＬ，現実行レベル
管理手段）、１０４はＶＭ識別子（識別名称）の管理を
行うＶＭＩＤスタック（識別情報保持手段）、１０３は
ＶＭＩＤスタック１０４におけるどのエントリ（識別情
報エントリ）に対して読み書きを行うかを指定するＶＭ
ＩＤスタック選択回路（識別情報選択手段）、１０９は
アドレス変換バッファ（ＴＬＢ）、１０８はＴＬＢ１０
９におけるどのエントリ（アドレス変換バッファエント
リ）に対して読み書きを行うかを指定するアドレス変換
バッファ選択回路（ＴＬＢ選択回路，アドレス変換バッ
ファ選択手段）、１０７はＴＬＢ選択回路１０８の制御
および管理とＴＬＢ１０９に対するデータの読み書きを
行うアドレス変換バッファ制御装置（ＴＬＢ制御装置）
である。
【００２２】ＣＶＭＬ１０２における現実行レベルは、
各々の実行レベルのＯＳに遷移が行われるときに、当該
ＯＳの実行レベルに対応する値が設定される。ＶＭＩＤ
スタック１０４における各エントリは、ＯＳを特定する
ＶＭ識別子が記録されるＶＭ識別子格納フィールド（Ｖ
ＭＩＤＳ）１０５と、当該ＯＳの実行レベルが記録され
る実行レベル格納フィールド（ＶＭＬ）１０６から構成
される。ＴＬＢ１０９における各エントリは、当該エン
トリに記録されたデータが有効であるか否かを示す登録
済フラグ（Ｖ）１１０、ＯＳを特定するＶＭ識別子が記
録されるＶＭ識別子格納フィールド（ＶＭＩＤＴ）１１
１、当該ＯＳ上の仮想アドレス空間における論理アドレ
スが記録される論理アドレス格納フィールド（ＬＡ）１
１２、論理アドレスに対応する実計算機上の物理アドレ
スが記録される物理アドレス格納フィールド（ＰＡ）１
１３から構成され、各フィールドの内容は、アドレス変
換が行われたときに登録または更新される。また、ＴＬ
Ｂ１０９中のＶＭＩＤＴ１１１には、ＶＭＩＤスタック
選択回路１０３によって選択されたＶＭＩＤＳ１０５の
内容が格納され、通常のアドレス変換が行われる場合に
は、現在走行しているＯＳに対応するエントリがＴＬＢ
選択回路１０８によって選択されている。
各々の実行レベルのＯＳに遷移が行われるときに、当該
ＯＳの実行レベルに対応する値が設定される。ＶＭＩＤ
スタック１０４における各エントリは、ＯＳを特定する
ＶＭ識別子が記録されるＶＭ識別子格納フィールド（Ｖ
ＭＩＤＳ）１０５と、当該ＯＳの実行レベルが記録され
る実行レベル格納フィールド（ＶＭＬ）１０６から構成
される。ＴＬＢ１０９における各エントリは、当該エン
トリに記録されたデータが有効であるか否かを示す登録
済フラグ（Ｖ）１１０、ＯＳを特定するＶＭ識別子が記
録されるＶＭ識別子格納フィールド（ＶＭＩＤＴ）１１
１、当該ＯＳ上の仮想アドレス空間における論理アドレ
スが記録される論理アドレス格納フィールド（ＬＡ）１
１２、論理アドレスに対応する実計算機上の物理アドレ
スが記録される物理アドレス格納フィールド（ＰＡ）１
１３から構成され、各フィールドの内容は、アドレス変
換が行われたときに登録または更新される。また、ＴＬ
Ｂ１０９中のＶＭＩＤＴ１１１には、ＶＭＩＤスタック
選択回路１０３によって選択されたＶＭＩＤＳ１０５の
内容が格納され、通常のアドレス変換が行われる場合に
は、現在走行しているＯＳに対応するエントリがＴＬＢ
選択回路１０８によって選択されている。
【００２３】図２および図３は、図１の仮想計算機シス
テムにおけるＰＴＬＢ命令の処理を示す説明図であり、
図２は全体の処理フローを、図３は共通の処理フロー
を、それぞれ表わしている。ＰＴＬＢ命令が発行される
と、ステップ２００でＣＵ１０１がＣＶＭＬ１０２を参
照して現在のＯＳすなわちＰＴＬＢ命令を発行したＯＳ
のレベルを識別し、そのレベルに応じて分岐する。な
お、本実施例ではLEVEL-ＯＳ，LEVEL-ＯＳ，LEVEL-
ＯＳの３レベルのＯＳが同時に実行されているものと
する。
テムにおけるＰＴＬＢ命令の処理を示す説明図であり、
図２は全体の処理フローを、図３は共通の処理フロー
を、それぞれ表わしている。ＰＴＬＢ命令が発行される
と、ステップ２００でＣＵ１０１がＣＶＭＬ１０２を参
照して現在のＯＳすなわちＰＴＬＢ命令を発行したＯＳ
のレベルを識別し、そのレベルに応じて分岐する。な
お、本実施例ではLEVEL-ＯＳ，LEVEL-ＯＳ，LEVEL-
ＯＳの３レベルのＯＳが同時に実行されているものと
する。
【００２４】(1) ＰＴＬＢ命令を発行したＯＳがLEVEL-
ＯＳであった場合 この場合には、ステップ２００からステップ２１１に分
岐する。ステップ２１１では、ＣＵ１０１からの指示に
より、ＴＬＢ１０９におけるすべてのＴＬＢエントリ
（アドレス変換バッファエントリ）を、ＴＬＢＣＵ１０
７がＴＬＢ選択回路１０８を用いて順次選択し、Ｖ１１
０をリセットする。これによってすべてのＴＬＢエント
リの無効化が行われる。
ＯＳであった場合 この場合には、ステップ２００からステップ２１１に分
岐する。ステップ２１１では、ＣＵ１０１からの指示に
より、ＴＬＢ１０９におけるすべてのＴＬＢエントリ
（アドレス変換バッファエントリ）を、ＴＬＢＣＵ１０
７がＴＬＢ選択回路１０８を用いて順次選択し、Ｖ１１
０をリセットする。これによってすべてのＴＬＢエント
リの無効化が行われる。
【００２５】(2) ＰＴＬＢ命令を発行したＯＳがLEVEL-
ＯＳであった場合 この場合には、ステップ２００からステップ２２１に分
岐する。ステップ２２１では、ＶＭＩＤスタック選択回
路１０３を用いてＶＭＩＤスタック１０４におけるすべ
ての有効なエントリ（識別情報エントリ）を選択し、Ｖ
ＭＬ１０６を検索することによってＴＬＢ１０９中にLE
VEL-ＯＳのアドレス変換情報が登録されているかどう
かを識別し、この結果に応じて分岐する。
ＯＳであった場合 この場合には、ステップ２００からステップ２２１に分
岐する。ステップ２２１では、ＶＭＩＤスタック選択回
路１０３を用いてＶＭＩＤスタック１０４におけるすべ
ての有効なエントリ（識別情報エントリ）を選択し、Ｖ
ＭＬ１０６を検索することによってＴＬＢ１０９中にLE
VEL-ＯＳのアドレス変換情報が登録されているかどう
かを識別し、この結果に応じて分岐する。
【００２６】(2)-a ＴＬＢ１０９中にLEVEL-ＯＳのア
ドレス変換情報が登録されていない場合 この場合には、ステップ２２１からステップ２３１に分
岐する。ステップ２３１では、図３にその詳細を示す共
通処理Ａが行われる。共通処理Ａのステップ３０１にお
いて、ＣＵ１０１は、ＶＭＩＤスタック選択回路１０３
を用いてＶＭＩＤスタック１０４のエントリ（識別情報
エントリ）の中から現在走行中のLEVEL-ＯＳに対応す
るエントリを選択し、当該エントリ中のＶＭＩＤＳ１０
５に登録されているＶＭ識別子をＴＬＢＣＵ１０７に報
告させる。そしてステップ３０２において、ＣＵ１０１
からの指示に応じて、ＴＬＢＣＵ１０７は、ＴＬＢ選択
回路１０８を用いて上記によって報告されたＶＭ識別子
が登録されているＶＭＩＤＴ１１１を含むすべてのエン
トリを選択し、当該エントリ中のＶ１１０をリセットす
る。これによって、現在走行中のLEVEL-ＯＳに対応す
るアドレス変換情報のみの無効化が行われる。
ドレス変換情報が登録されていない場合 この場合には、ステップ２２１からステップ２３１に分
岐する。ステップ２３１では、図３にその詳細を示す共
通処理Ａが行われる。共通処理Ａのステップ３０１にお
いて、ＣＵ１０１は、ＶＭＩＤスタック選択回路１０３
を用いてＶＭＩＤスタック１０４のエントリ（識別情報
エントリ）の中から現在走行中のLEVEL-ＯＳに対応す
るエントリを選択し、当該エントリ中のＶＭＩＤＳ１０
５に登録されているＶＭ識別子をＴＬＢＣＵ１０７に報
告させる。そしてステップ３０２において、ＣＵ１０１
からの指示に応じて、ＴＬＢＣＵ１０７は、ＴＬＢ選択
回路１０８を用いて上記によって報告されたＶＭ識別子
が登録されているＶＭＩＤＴ１１１を含むすべてのエン
トリを選択し、当該エントリ中のＶ１１０をリセットす
る。これによって、現在走行中のLEVEL-ＯＳに対応す
るアドレス変換情報のみの無効化が行われる。
【００２７】(2)-b ＴＬＢ１０９中にLEVEL-ＯＳのア
ドレス変換情報が登録されている場合 この場合には、ステップ２２１からステップ２２２に分
岐する。ステップ２２２では、現在走行中のLEVEL-Ｏ
Ｓについて前述した共通処理Ａが行われる。ステップ２
２３において、ＣＵ１０１は、ＶＭＩＤスタック選択回
路１０３を用いてＶＭＩＤスタック１０４のエントリ
（識別情報エントリ）の中から現在走行中のLEVEL-Ｏ
Ｓ（ＶＭＣＰ）の制御下にあるLEVEL-ＯＳに対応する
エントリのひとつを選択し、当該エントリ中のＶＭＩＤ
Ｓ１０５に登録されているＶＭ識別子をＴＬＢＣＵ１０
７に報告させる。ステップ２２４において、ＣＵ１０１
からの指示に応じて、ＴＬＢＣＵ１０７は、ＴＬＢ選択
回路１０８を用いて上記によって報告されたＶＭ識別子
が登録されているＶＭＩＤＴ１１１を含むすべてのエン
トリを選択し、当該エントリ中のＶ１１０をリセットす
る。これによって、現在走行中のLEVEL-ＯＳ（ＶＭＣ
Ｐ）の制御下にあるLEVEL-ＯＳのひとつに対応するア
ドレス変換情報のみの無効化が行われる。ステップ２２
５において、ＣＵ１０１は、ＶＭＩＤスタック選択回路
１０３を用いてＶＭＩＤスタック１０４中のＶＭＬ１０
６を検索することにより、他のLEVEL-ＯＳが現在走行
中のLEVEL-ＯＳ（ＶＭＣＰ）の制御下に存在するか否
かを判別して、存在する場合にはステップ２２３に戻っ
て当該LEVEL-ＯＳに対応するアドレス変換情報の無効
化を行う。これによって、現在走行中のLEVEL-ＯＳ
（ＶＭＣＰ）の制御下にあるLEVEL-ＯＳのすべてに対
応するアドレス変換情報の無効化が行われる。
ドレス変換情報が登録されている場合 この場合には、ステップ２２１からステップ２２２に分
岐する。ステップ２２２では、現在走行中のLEVEL-Ｏ
Ｓについて前述した共通処理Ａが行われる。ステップ２
２３において、ＣＵ１０１は、ＶＭＩＤスタック選択回
路１０３を用いてＶＭＩＤスタック１０４のエントリ
（識別情報エントリ）の中から現在走行中のLEVEL-Ｏ
Ｓ（ＶＭＣＰ）の制御下にあるLEVEL-ＯＳに対応する
エントリのひとつを選択し、当該エントリ中のＶＭＩＤ
Ｓ１０５に登録されているＶＭ識別子をＴＬＢＣＵ１０
７に報告させる。ステップ２２４において、ＣＵ１０１
からの指示に応じて、ＴＬＢＣＵ１０７は、ＴＬＢ選択
回路１０８を用いて上記によって報告されたＶＭ識別子
が登録されているＶＭＩＤＴ１１１を含むすべてのエン
トリを選択し、当該エントリ中のＶ１１０をリセットす
る。これによって、現在走行中のLEVEL-ＯＳ（ＶＭＣ
Ｐ）の制御下にあるLEVEL-ＯＳのひとつに対応するア
ドレス変換情報のみの無効化が行われる。ステップ２２
５において、ＣＵ１０１は、ＶＭＩＤスタック選択回路
１０３を用いてＶＭＩＤスタック１０４中のＶＭＬ１０
６を検索することにより、他のLEVEL-ＯＳが現在走行
中のLEVEL-ＯＳ（ＶＭＣＰ）の制御下に存在するか否
かを判別して、存在する場合にはステップ２２３に戻っ
て当該LEVEL-ＯＳに対応するアドレス変換情報の無効
化を行う。これによって、現在走行中のLEVEL-ＯＳ
（ＶＭＣＰ）の制御下にあるLEVEL-ＯＳのすべてに対
応するアドレス変換情報の無効化が行われる。
【００２８】(3) ＰＴＬＢ命令を発行したＯＳがLEVEL-
ＯＳであった場合 この場合には、ステップ２００からステップ２３１に分
岐する。ステップ２３１では、現在走行中のLEVEL-Ｏ
Ｓについて前述した共通処理Ａが行われる。
ＯＳであった場合 この場合には、ステップ２００からステップ２３１に分
岐する。ステップ２３１では、現在走行中のLEVEL-Ｏ
Ｓについて前述した共通処理Ａが行われる。
【００２９】図４は、図１中のＶＭＩＤスタック１０４
に識別情報エントリを登録する処理を示す説明図であ
る。同図において、初期状態（例えば、電源投入の直後
など）の仮想計算機システムでは、必ずLEVEL-ＯＳが
起動される。このときＣＵ１０１は、ＶＭＩＤスタック
１０４における有効なＶＭＩＤスタックエントリはただ
ひとつのLEVEL-ＯＳのみであると認識して、当該ＶＭ
ＩＤスタックエントリに対応するＶＭＩＤＳ１５０およ
びＶＭＬ１０６に、LEVEL-ＯＳであることを表わすＶ
Ｍ識別子およびその実行レベル“１”を格納する。これ
が、図中の“Ｓｔａｒｔ”時点におけるＶＭＩＤスタッ
ク１０４の状態である。
に識別情報エントリを登録する処理を示す説明図であ
る。同図において、初期状態（例えば、電源投入の直後
など）の仮想計算機システムでは、必ずLEVEL-ＯＳが
起動される。このときＣＵ１０１は、ＶＭＩＤスタック
１０４における有効なＶＭＩＤスタックエントリはただ
ひとつのLEVEL-ＯＳのみであると認識して、当該ＶＭ
ＩＤスタックエントリに対応するＶＭＩＤＳ１５０およ
びＶＭＬ１０６に、LEVEL-ＯＳであることを表わすＶ
Ｍ識別子およびその実行レベル“１”を格納する。これ
が、図中の“Ｓｔａｒｔ”時点におけるＶＭＩＤスタッ
ク１０４の状態である。
【００３０】仮想計算機システムの状態が、現在走行し
ているＯＳ（例えば、LEVEL-ＯＳ）による処理状態か
らレベルの異なる他のＯＳ（例えば、LEVEL-ＯＳ）に
よる処理状態に遷移が行われるときには、ステップ４０
０において、ＣＵ１０１はこれから遷移しようとするＯ
Ｓ（LEVEL-ＯＳ）に関する識別情報がＶＭＩＤスタッ
ク１０におけるエントリ（識別情報エントリ）にすでに
登録されているか否かを判別し、すでに登録されている
場合には、当該エントリを有効としてＶＭＩＤスタック
選択回路１０３を用いて選択する。また、まだ登録され
ていない場合には、これから遷移しようとするＯＳ（LE
VEL-ＯＳ）に対応するＶＭ識別子およびその実行レベ
ル（“２”）を、ＶＭＩＤＳ１０５およびＶＭＬ１０６
に新たに登録する。
ているＯＳ（例えば、LEVEL-ＯＳ）による処理状態か
らレベルの異なる他のＯＳ（例えば、LEVEL-ＯＳ）に
よる処理状態に遷移が行われるときには、ステップ４０
０において、ＣＵ１０１はこれから遷移しようとするＯ
Ｓ（LEVEL-ＯＳ）に関する識別情報がＶＭＩＤスタッ
ク１０におけるエントリ（識別情報エントリ）にすでに
登録されているか否かを判別し、すでに登録されている
場合には、当該エントリを有効としてＶＭＩＤスタック
選択回路１０３を用いて選択する。また、まだ登録され
ていない場合には、これから遷移しようとするＯＳ（LE
VEL-ＯＳ）に対応するＶＭ識別子およびその実行レベ
ル（“２”）を、ＶＭＩＤＳ１０５およびＶＭＬ１０６
に新たに登録する。
【００３１】以上のように本実施例によれば、複数のレ
ベルの仮想計算機についてのアドレス変換情報がＴＬＢ
に登録されている場合でも、処理中の仮想計算機に対応
するエントリ（アドレス変換バッファエントリ）のみを
選択して、これに対してＰＴＬＢ命令を実行することが
できる。また、処理中の仮想計算機上に生成されている
仮想計算機についても、同様に対応するエントリを選択
して、これに対してＰＴＬＢ命令を実行することができ
る。したがって、ＰＴＬＢ命令による無効化の必要のな
いエントリに対する処理を回避して、仮想計算機システ
ムの性能を向上させることができる。
ベルの仮想計算機についてのアドレス変換情報がＴＬＢ
に登録されている場合でも、処理中の仮想計算機に対応
するエントリ（アドレス変換バッファエントリ）のみを
選択して、これに対してＰＴＬＢ命令を実行することが
できる。また、処理中の仮想計算機上に生成されている
仮想計算機についても、同様に対応するエントリを選択
して、これに対してＰＴＬＢ命令を実行することができ
る。したがって、ＰＴＬＢ命令による無効化の必要のな
いエントリに対する処理を回避して、仮想計算機システ
ムの性能を向上させることができる。
【００３２】なお、本実施例ではＰＴＬＢ命令の処理に
ついてのみ説明を行ったが、アドレス変換バッファエン
トリの読み書きに関する他の命令についても、同様の効
果を得ることができる。また、本実施例ではＶＭＩＤス
タック１０４とＴＬＢ１０９が独立して設けられている
構成について説明したが、ＴＬＢ１０９中にＶＭＩＤス
タック１０４におけるＶＭＬ１０６の情報を含めること
で、ＶＭＩＤスタック１０４を設けない構成とすること
もできる。
ついてのみ説明を行ったが、アドレス変換バッファエン
トリの読み書きに関する他の命令についても、同様の効
果を得ることができる。また、本実施例ではＶＭＩＤス
タック１０４とＴＬＢ１０９が独立して設けられている
構成について説明したが、ＴＬＢ１０９中にＶＭＩＤス
タック１０４におけるＶＭＬ１０６の情報を含めること
で、ＶＭＩＤスタック１０４を設けない構成とすること
もできる。
【００３３】
(1) 以上詳しく説明したように、本発明の仮想計算機シ
ステムによれば、実計算機上または仮想計算機上に１レ
ベル以上にわたって生成された複数の前記仮想計算機を
それぞれ制御する仮想計算機制御手段を有する仮想計算
機システムにおいて、前記実計算機の制御を行う制御装
置によって読み書きされ、いずれのレベルの前記仮想計
算機が前記実計算機上で現在処理されているのかを示す
現実行レベルを常に保持する現実行レベル管理手段を具
備する構成としたため、制御装置は、どのような時点に
おいても現実行レベル管理手段を参照することにより、
処理中の仮想計算機のレベル（現実行レベル）を即座に
識別することができるという効果が得られる。
ステムによれば、実計算機上または仮想計算機上に１レ
ベル以上にわたって生成された複数の前記仮想計算機を
それぞれ制御する仮想計算機制御手段を有する仮想計算
機システムにおいて、前記実計算機の制御を行う制御装
置によって読み書きされ、いずれのレベルの前記仮想計
算機が前記実計算機上で現在処理されているのかを示す
現実行レベルを常に保持する現実行レベル管理手段を具
備する構成としたため、制御装置は、どのような時点に
おいても現実行レベル管理手段を参照することにより、
処理中の仮想計算機のレベル（現実行レベル）を即座に
識別することができるという効果が得られる。
【００３４】(2) そして、(1) の構成に加えて、前記制
御装置によって読み書きされ、前記実計算機上に同時に
存在する前記仮想計算機の各々について、前記仮想計算
機を識別する識別子とその実行レベルからなる識別情報
エントリを保持する識別情報保持手段と、前記制御装置
による読み書きの対象とする前記識別情報エントリを選
択する識別情報選択手段とを具備する構成としたため、
識別情報選択手段を用いて識別情報保持手段を参照し、
上記によって現実行レベル管理手段を用いて識別された
現実行レベルと一致する実行レベルに対応する識別子を
得ることにより、処理中の仮想計算機を特定することが
できるという効果が得られる。
御装置によって読み書きされ、前記実計算機上に同時に
存在する前記仮想計算機の各々について、前記仮想計算
機を識別する識別子とその実行レベルからなる識別情報
エントリを保持する識別情報保持手段と、前記制御装置
による読み書きの対象とする前記識別情報エントリを選
択する識別情報選択手段とを具備する構成としたため、
識別情報選択手段を用いて識別情報保持手段を参照し、
上記によって現実行レベル管理手段を用いて識別された
現実行レベルと一致する実行レベルに対応する識別子を
得ることにより、処理中の仮想計算機を特定することが
できるという効果が得られる。
【００３５】(3) また、さらに(2) の構成に加えて、前
記制御装置からの指示で動作するアドレス変換バッファ
制御装置によって読み書きされ、前記識別子，前記仮想
計算機上で指定される論理アドレス，前記論理アドレス
に対応する前記実計算機上の物理アドレスの三者からな
るアドレス変換情報と前記アドレス変換情報の有効性を
示す登録済フラグとからなるアドレス変換バッファエン
トリを、前記仮想計算機の各々について一以上保持する
アドレス変換バッファと、前記アドレス変換バッファ制
御装置による読み書きの対象とする前記アドレス変換バ
ッファエントリを選択するアドレス変換バッファ選択手
段とを具備する構成としたため、上記によって特定され
た処理中の仮想計算機（例えばLEVEL-ＯＳ）につい
て、対応する一以上のアドレス変換バッファエントリ
（すなわち、識別子がLEVEL-ＯＳを示すエントリ）の
選択およびこれに対する読み書きや無効化などの処理を
自動的に行うとともに、処理中の仮想計算機（LEVEL-
ＯＳ）上に生成されている仮想計算機（LEVEL-ＯＳ，
LEVEL-ＯＳ，……）についても、同様にアドレス変換
バッファエントリ（すなわち、識別子がLEVEL-ＯＳ，
LEVEL-ＯＳ，……を示すエントリ）の選択およびこれ
に対する読み書きや無効化などの処理を自動的に行っ
て、アドレス変換バッファの内容が矛盾しないように仮
想計算機システムの正常動作を保証することができると
いう効果が得られる。また、処理中の仮想計算機（LEVE
L-ＯＳ）上に仮想計算機が生成されていない場合（す
なわち、LEVEL-ＯＳ，LEVEL-ＯＳに対応するアドレ
ス変換バッファエントリのみが登録されている場合）に
は、従来と同様の処理性能を維持することができるとい
う効果が得られる。
記制御装置からの指示で動作するアドレス変換バッファ
制御装置によって読み書きされ、前記識別子，前記仮想
計算機上で指定される論理アドレス，前記論理アドレス
に対応する前記実計算機上の物理アドレスの三者からな
るアドレス変換情報と前記アドレス変換情報の有効性を
示す登録済フラグとからなるアドレス変換バッファエン
トリを、前記仮想計算機の各々について一以上保持する
アドレス変換バッファと、前記アドレス変換バッファ制
御装置による読み書きの対象とする前記アドレス変換バ
ッファエントリを選択するアドレス変換バッファ選択手
段とを具備する構成としたため、上記によって特定され
た処理中の仮想計算機（例えばLEVEL-ＯＳ）につい
て、対応する一以上のアドレス変換バッファエントリ
（すなわち、識別子がLEVEL-ＯＳを示すエントリ）の
選択およびこれに対する読み書きや無効化などの処理を
自動的に行うとともに、処理中の仮想計算機（LEVEL-
ＯＳ）上に生成されている仮想計算機（LEVEL-ＯＳ，
LEVEL-ＯＳ，……）についても、同様にアドレス変換
バッファエントリ（すなわち、識別子がLEVEL-ＯＳ，
LEVEL-ＯＳ，……を示すエントリ）の選択およびこれ
に対する読み書きや無効化などの処理を自動的に行っ
て、アドレス変換バッファの内容が矛盾しないように仮
想計算機システムの正常動作を保証することができると
いう効果が得られる。また、処理中の仮想計算機（LEVE
L-ＯＳ）上に仮想計算機が生成されていない場合（す
なわち、LEVEL-ＯＳ，LEVEL-ＯＳに対応するアドレ
ス変換バッファエントリのみが登録されている場合）に
は、従来と同様の処理性能を維持することができるとい
う効果が得られる。
【００３６】(4) また、(1) の構成に加えて、前記制御
装置からの指示で動作するアドレス変換バッファ制御装
置によって読み書きされ、前記識別子，前記仮想計算機
上で指定される論理アドレス，前記論理アドレスに対応
する前記実計算機上の物理アドレス，前記識別子で示さ
れる前記仮想計算機の実行レベルの四者からなるアドレ
ス変換・実行レベル情報と前記アドレス変換・実行レベ
ル情報の有効性を示す登録済フラグとからなるアドレス
変換バッファエントリを、前記仮想計算機の各々につい
て一以上保持するアドレス変換バッファと、前記アドレ
ス変換バッファ制御装置による読み書きの対象とする前
記アドレス変換バッファエントリを選択するアドレス変
換バッファ選択手段とを具備する構成としたため、上記
によって現実行レベル管理手段を用いて識別された現実
行レベルと一致する実行レベルを含む一以上のアドレス
変換バッファエントリを、処理中の仮想計算機に対応す
るものとして選択し、これに対する読み書きや無効化な
どの処理を行うことができるという効果が得られる。ま
た、上記によって特定された処理中の仮想計算機（例え
ばLEVEL-ＯＳ）について、対応する一以上のアドレス
変換バッファエントリ（すなわち、識別子がLEVEL-Ｏ
Ｓを示すエントリ）の選択およびこれに対する読み書き
や無効化などの処理を自動的に行うとともに、処理中の
仮想計算機（LEVEL-ＯＳ）上に生成されている仮想計
算機（LEVEL-ＯＳ，LEVEL-ＯＳ，……）について
も、同様にアドレス変換バッファエントリ（すなわち、
識別子がLEVEL-ＯＳ，LEVEL-ＯＳ，……を示すエン
トリ）の選択およびこれに対する読み書きや無効化など
の処理を自動的に行って、アドレス変換バッファの内容
が矛盾しないように仮想計算機システムの正常動作を保
証することができるという効果が得られる。また、処理
中の仮想計算機（LEVEL-ＯＳ）上に仮想計算機が生成
されていない場合（すなわち、LEVEL-ＯＳ，LEVEL-
ＯＳに対応するアドレス変換バッファエントリのみが登
録されている場合）には、従来と同様の処理性能を維持
することができるという効果が得られる。
装置からの指示で動作するアドレス変換バッファ制御装
置によって読み書きされ、前記識別子，前記仮想計算機
上で指定される論理アドレス，前記論理アドレスに対応
する前記実計算機上の物理アドレス，前記識別子で示さ
れる前記仮想計算機の実行レベルの四者からなるアドレ
ス変換・実行レベル情報と前記アドレス変換・実行レベ
ル情報の有効性を示す登録済フラグとからなるアドレス
変換バッファエントリを、前記仮想計算機の各々につい
て一以上保持するアドレス変換バッファと、前記アドレ
ス変換バッファ制御装置による読み書きの対象とする前
記アドレス変換バッファエントリを選択するアドレス変
換バッファ選択手段とを具備する構成としたため、上記
によって現実行レベル管理手段を用いて識別された現実
行レベルと一致する実行レベルを含む一以上のアドレス
変換バッファエントリを、処理中の仮想計算機に対応す
るものとして選択し、これに対する読み書きや無効化な
どの処理を行うことができるという効果が得られる。ま
た、上記によって特定された処理中の仮想計算機（例え
ばLEVEL-ＯＳ）について、対応する一以上のアドレス
変換バッファエントリ（すなわち、識別子がLEVEL-Ｏ
Ｓを示すエントリ）の選択およびこれに対する読み書き
や無効化などの処理を自動的に行うとともに、処理中の
仮想計算機（LEVEL-ＯＳ）上に生成されている仮想計
算機（LEVEL-ＯＳ，LEVEL-ＯＳ，……）について
も、同様にアドレス変換バッファエントリ（すなわち、
識別子がLEVEL-ＯＳ，LEVEL-ＯＳ，……を示すエン
トリ）の選択およびこれに対する読み書きや無効化など
の処理を自動的に行って、アドレス変換バッファの内容
が矛盾しないように仮想計算機システムの正常動作を保
証することができるという効果が得られる。また、処理
中の仮想計算機（LEVEL-ＯＳ）上に仮想計算機が生成
されていない場合（すなわち、LEVEL-ＯＳ，LEVEL-
ＯＳに対応するアドレス変換バッファエントリのみが登
録されている場合）には、従来と同様の処理性能を維持
することができるという効果が得られる。
【図１】本発明の仮想計算機システムの一実施例の構成
を示す機能ブロック図である。
を示す機能ブロック図である。
【図２】図１の仮想計算機システムにおけるＰＴＬＢ命
令の全体処理を示す説明図である。
令の全体処理を示す説明図である。
【図３】図１の仮想計算機システムにおけるＰＴＬＢ命
令の共通処理を示す説明図である。
令の共通処理を示す説明図である。
【図４】図１中のＶＭＩＤスタックに識別情報エントリ
を登録する処理を示す説明図である。
を登録する処理を示す説明図である。
１０１ 制御装置（ＣＵ） １０２ 実行レベル識別装置（ＣＶＭＬ，現実行レベル
管理手段） １０３ ＶＭＩＤスタック選択回路（識別情報選択手
段） １０４ ＶＭＩＤスタック（識別情報保持手段） １０７ アドレス変換バッファ制御装置（ＴＬＢ制御装
置） １０８ アドレス変換バッファ選択回路（ＴＬＢ選択回
路，アドレス変換バッファ選択手段） １０９ アドレス変換バッファ（ＴＬＢ）
管理手段） １０３ ＶＭＩＤスタック選択回路（識別情報選択手
段） １０４ ＶＭＩＤスタック（識別情報保持手段） １０７ アドレス変換バッファ制御装置（ＴＬＢ制御装
置） １０８ アドレス変換バッファ選択回路（ＴＬＢ選択回
路，アドレス変換バッファ選択手段） １０９ アドレス変換バッファ（ＴＬＢ）
Claims (4)
- 【請求項１】 実計算機上または仮想計算機上に１レベ
ル以上にわたって生成された複数の前記仮想計算機をそ
れぞれ制御する仮想計算機制御手段を有する仮想計算機
システムにおいて、 前記実計算機の制御を行う制御装置によって読み書きさ
れ、いずれのレベルの前記仮想計算機が前記実計算機上
で現在処理されているのかを示す現実行レベルを常に保
持する現実行レベル管理手段を具備する構成としたこと
を特徴とする仮想計算機システム。 - 【請求項２】 前記制御装置によって読み書きされ、前
記実計算機上に同時に存在する前記仮想計算機の各々に
ついて、前記仮想計算機を識別する識別子とその実行レ
ベルからなる識別情報エントリを保持する識別情報保持
手段と、 前記制御装置による読み書きの対象とする前記識別情報
エントリを選択する識別情報選択手段とを具備する構成
としたことを特徴とする請求項１記載の仮想計算機シス
テム。 - 【請求項３】 前記制御装置からの指示で動作するアド
レス変換バッファ制御装置によって読み書きされ、前記
識別子，前記仮想計算機上で指定される論理アドレス，
前記論理アドレスに対応する前記実計算機上の物理アド
レスの三者からなるアドレス変換情報と前記アドレス変
換情報の有効性を示す登録済フラグとからなるアドレス
変換バッファエントリを、前記仮想計算機の各々につい
て一以上保持するアドレス変換バッファと、 前記アドレス変換バッファ制御装置による読み書きの対
象とする前記アドレス変換バッファエントリを選択する
アドレス変換バッファ選択手段とを具備する構成とした
ことを特徴とする請求項２記載の仮想計算機システム。 - 【請求項４】 前記制御装置からの指示で動作するアド
レス変換バッファ制御装置によって読み書きされ、前記
識別子，前記仮想計算機上で指定される論理アドレス，
前記論理アドレスに対応する前記実計算機上の物理アド
レス，前記識別子で示される前記仮想計算機の実行レベ
ルの四者からなるアドレス変換・実行レベル情報と前記
アドレス変換・実行レベル情報の有効性を示す登録済フ
ラグとからなるアドレス変換バッファエントリを、前記
仮想計算機の各々について一以上保持するアドレス変換
バッファと、 前記アドレス変換バッファ制御装置による読み書きの対
象とする前記アドレス変換バッファエントリを選択する
アドレス変換バッファ選択手段とを具備する構成とした
ことを特徴とする請求項１記載の仮想計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225872A JPH0784884A (ja) | 1993-09-10 | 1993-09-10 | 仮想計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225872A JPH0784884A (ja) | 1993-09-10 | 1993-09-10 | 仮想計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784884A true JPH0784884A (ja) | 1995-03-31 |
Family
ID=16836180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225872A Pending JPH0784884A (ja) | 1993-09-10 | 1993-09-10 | 仮想計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784884A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140116A (ja) * | 2006-12-01 | 2008-06-19 | Nec Corp | パーティション・コンテキスト制御装置及び方法、並びにコンピュータ |
| JP2010244584A (ja) * | 2010-08-04 | 2010-10-28 | Renesas Electronics Corp | 半導体装置、バスインターフェース装置、およびコンピュータシステム |
| JP2012119012A (ja) * | 2012-02-17 | 2012-06-21 | Renesas Electronics Corp | プロセッサ、バスインターフェース装置、およびコンピュータシステム |
-
1993
- 1993-09-10 JP JP5225872A patent/JPH0784884A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140116A (ja) * | 2006-12-01 | 2008-06-19 | Nec Corp | パーティション・コンテキスト制御装置及び方法、並びにコンピュータ |
| JP2010244584A (ja) * | 2010-08-04 | 2010-10-28 | Renesas Electronics Corp | 半導体装置、バスインターフェース装置、およびコンピュータシステム |
| JP2012119012A (ja) * | 2012-02-17 | 2012-06-21 | Renesas Electronics Corp | プロセッサ、バスインターフェース装置、およびコンピュータシステム |
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