JPH03273349A - アクセス制御方式 - Google Patents
アクセス制御方式Info
- Publication number
- JPH03273349A JPH03273349A JP2072816A JP7281690A JPH03273349A JP H03273349 A JPH03273349 A JP H03273349A JP 2072816 A JP2072816 A JP 2072816A JP 7281690 A JP7281690 A JP 7281690A JP H03273349 A JPH03273349 A JP H03273349A
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- JP
- Japan
- Prior art keywords
- privileged
- program
- access
- access control
- signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は電子計算機システムの特定デバイスに対する
アクセス制御方式に関する。
アクセス制御方式に関する。
（従来の技術）
一般に、電子計算機システムにおいては、オペレーショ
ンプログラムとアプリケーションプログラムのようにレ
ベルの異なる複数種のプログラムが運用されている。こ
れらプログラムはそれぞれその処理内容や処理対象が異
なっているので、例えば、オペレーションプログラムに
よってのみある特定のデバイスのアクセスを許可し、ア
プリケ−ジーンプログラムによるその特定のデバイスに
対するアクセスを景止するといったアクセス制御が必要
となることがある。
ンプログラムとアプリケーションプログラムのようにレ
ベルの異なる複数種のプログラムが運用されている。こ
れらプログラムはそれぞれその処理内容や処理対象が異
なっているので、例えば、オペレーションプログラムに
よってのみある特定のデバイスのアクセスを許可し、ア
プリケ−ジーンプログラムによるその特定のデバイスに
対するアクセスを景止するといったアクセス制御が必要
となることがある。
大型の電子計算機システムでは、ＣＰＵか特権階級を示
すフラグを用いてアクセス権を制御するといったアーキ
テクチャを有している事もあるか、マイクロプロセッサ
等をＣＰＵとして使用した比較的簡単な電子計算機シス
テムにおいては、通常、そのＣＰＵにはアクセス権の制
御機能か持たされていない。このため、このような簡単
な電子計算機システムにおいては、例えばオペレーショ
ンプログラムによってのみある特定のデバイスのアクセ
スを許可し、アプリケーションプログラムによるその特
定のデバイスに対するアクセスを禁止するといったアク
セス制御を行うことが困難であった。
すフラグを用いてアクセス権を制御するといったアーキ
テクチャを有している事もあるか、マイクロプロセッサ
等をＣＰＵとして使用した比較的簡単な電子計算機シス
テムにおいては、通常、そのＣＰＵにはアクセス権の制
御機能か持たされていない。このため、このような簡単
な電子計算機システムにおいては、例えばオペレーショ
ンプログラムによってのみある特定のデバイスのアクセ
スを許可し、アプリケーションプログラムによるその特
定のデバイスに対するアクセスを禁止するといったアク
セス制御を行うことが困難であった。
（発明か解決しようとする課題）
従来ては、アクセス権の制御機能を持たないＣＰＵか使
用されている電子計算機システムにおいては、特権階級
のプログラムにのみ特定のデバイスに対するアクセスを
許可するといったアクセス制御を行うことが困難であっ
た。
用されている電子計算機システムにおいては、特権階級
のプログラムにのみ特定のデバイスに対するアクセスを
許可するといったアクセス制御を行うことが困難であっ
た。
この発明はこの様な点に鑑みてなされたもので、アクセ
ス権の制御機能を持たないＣＰＵが使用されている場合
においても、特権階級のプログラムにのみ特定のデバイ
スに対するアクセスを許ＤＪするアクセス制御を実現す
ることができるアクセス制御方式を提供することを目的
とする。
ス権の制御機能を持たないＣＰＵが使用されている場合
においても、特権階級のプログラムにのみ特定のデバイ
スに対するアクセスを許ＤＪするアクセス制御を実現す
ることができるアクセス制御方式を提供することを目的
とする。
［発明の構成］
（課題を解決するための手段）
この発明によるアクセス制御方式は、特権階級プログラ
ムおよび非特権階級プログラムか格納されているメモリ
手段と、ＣＰＵによって前記メモリ手段から命令かフェ
ッチされた時にその命令フェッチアドレスに基づいて前
記特権階級プログラムおよび非特権階級プログラムのい
ずれのプログラムか運用されているかを認識する認識手
段と、この認識手段によって前記特権階級プログラムの
運用が認識された際にアクセス許可信号を発生し、前記
非特権階級プログラムの運用が認工された際にアクセス
楚止信号を発生する信号発生手段とを具備し、特定デバ
イスに対するアクセスを前記特権階級プログラムにのみ
許可することを特徴とする。
ムおよび非特権階級プログラムか格納されているメモリ
手段と、ＣＰＵによって前記メモリ手段から命令かフェ
ッチされた時にその命令フェッチアドレスに基づいて前
記特権階級プログラムおよび非特権階級プログラムのい
ずれのプログラムか運用されているかを認識する認識手
段と、この認識手段によって前記特権階級プログラムの
運用が認識された際にアクセス許可信号を発生し、前記
非特権階級プログラムの運用が認工された際にアクセス
楚止信号を発生する信号発生手段とを具備し、特定デバ
イスに対するアクセスを前記特権階級プログラムにのみ
許可することを特徴とする。
（作用）
このアクセス制御方式においては、ＣＰＵによって実行
される命令フェッチのアドレスに基づいて特権階級プロ
グラムおよび非特権階級プログラムのいずれのプログラ
ムが運用されているかが認識され、その認識結果に基づ
いて特定のデバイスに対するアクセスが制御される。こ
のため、アクセス権の制御機能を持たないＣＰＵが使用
されている場合においても、特権階級のプログラムにの
み、特定のデ・くイスに対するアクセスを許可すること
か＝Ｊ能になる。
される命令フェッチのアドレスに基づいて特権階級プロ
グラムおよび非特権階級プログラムのいずれのプログラ
ムが運用されているかが認識され、その認識結果に基づ
いて特定のデバイスに対するアクセスが制御される。こ
のため、アクセス権の制御機能を持たないＣＰＵが使用
されている場合においても、特権階級のプログラムにの
み、特定のデ・くイスに対するアクセスを許可すること
か＝Ｊ能になる。
（実施例）
以下、図面を参照して、この発明の詳細な説明する。
第１図にはこの発明の一実施例に係わる電子計算機シス
テムか示されている。この電子計算機システムは、ＣＰ
ＵＩ 、ＲＯＭ２ 、ＲＡＭ３ 、アクセス制御部４、
ＯＲゲート５，６．！！、Ｒ−５７リツプ＃フロツプ７
、特定デバイス９、アドレスバスＩＬデータバス１２、
コントロールバス１３を備えている。
テムか示されている。この電子計算機システムは、ＣＰ
ＵＩ 、ＲＯＭ２ 、ＲＡＭ３ 、アクセス制御部４、
ＯＲゲート５，６．！！、Ｒ−５７リツプ＃フロツプ７
、特定デバイス９、アドレスバスＩＬデータバス１２、
コントロールバス１３を備えている。
ＣＰＵＩは、この電子計算機システム全体の動作を制御
するためのものであり、アドレスバス１１、データバス
１２、コントロールバス１３に接続されている。ＲＯＭ
２には特権階級のプログラムが格納されている。ＲＡ
Ｍ ３には、非特権階級のプログラムや、各プログラム
のデータ処理に必要な各種データが格納されている。
するためのものであり、アドレスバス１１、データバス
１２、コントロールバス１３に接続されている。ＲＯＭ
２には特権階級のプログラムが格納されている。ＲＡ
Ｍ ３には、非特権階級のプログラムや、各プログラム
のデータ処理に必要な各種データが格納されている。
アクセス制御部４は、ＣＰＵ１から出力されるアドレス
データとコントロール信号に基づいて、ＲＯＭ２に対す
るリード信号（ＲＯＭＲＤ）ＲＡＭ３に対するリード／
ライト信号 （ＲＡＭＲＤ／ＲＡＭＷＲ） 、命令フェッチを表す信
号（ＦＥＴＣＨ） 、特定デバイス９に対するライト信
号（ＤＥＶＷＲ）を発生する。これら信号は全てローア
クティブの信号である。
データとコントロール信号に基づいて、ＲＯＭ２に対す
るリード信号（ＲＯＭＲＤ）ＲＡＭ３に対するリード／
ライト信号 （ＲＡＭＲＤ／ＲＡＭＷＲ） 、命令フェッチを表す信
号（ＦＥＴＣＨ） 、特定デバイス９に対するライト信
号（ＤＥＶＷＲ）を発生する。これら信号は全てローア
クティブの信号である。
Ｓ−Ｒフリップフロップ７は、ＯＲゲート５の“Ｌ”レ
ベル出力によってセット状態に設定され、またＯＲゲー
ト６の“Ｌルーベル出力によってリセット状態に設定さ
れる。Ｓ−Ｒフリップフロップ７は、セット状態におい
て“Ｌ°レベルのＱ出力を発生し、リセット状態におい
て“Ｈ°レベルのＱ出力を発生する。このため、Ｓ−Ｒ
フリップフロップ７のセット状態においては、特定デバ
イス９に対する“Ｌ”レベルのライト信号（ＤＥＶＷＲ
）は、ＯＲゲート８を介して特定デバイス９の書き込み
制御入力ＷＲに供給される。
ベル出力によってセット状態に設定され、またＯＲゲー
ト６の“Ｌルーベル出力によってリセット状態に設定さ
れる。Ｓ−Ｒフリップフロップ７は、セット状態におい
て“Ｌ°レベルのＱ出力を発生し、リセット状態におい
て“Ｈ°レベルのＱ出力を発生する。このため、Ｓ−Ｒ
フリップフロップ７のセット状態においては、特定デバ
イス９に対する“Ｌ”レベルのライト信号（ＤＥＶＷＲ
）は、ＯＲゲート８を介して特定デバイス９の書き込み
制御入力ＷＲに供給される。
一方、Ｓ−Ｒフリップフロップ７のリセット状態におい
ては、特定デバイス９に対する“Ｌルーベルのライト信
号（ＤＥＶＷＲ）は、ＯＲゲート８によって特定デバイ
ス９への供給が禁止される。
ては、特定デバイス９に対する“Ｌルーベルのライト信
号（ＤＥＶＷＲ）は、ＯＲゲート８によって特定デバイ
ス９への供給が禁止される。
次に、第１図の電子計算機システムの動作を説明する。
まず、ＣＰＵＩの動作とアクセス制御部４の出力信号に
ついて説明する。ＣＰＵＩの動作は、メモリ操作とデバ
イス操作に大別できる。
ついて説明する。ＣＰＵＩの動作は、メモリ操作とデバ
イス操作に大別できる。
メモリ操作にはメモリリードとメモリライトがあり、メ
モリリードはさらに置台フェッチとデータリードに分け
られる。ＣＰＵＩはメモリリードサイクルが命令フェッ
チかデータリードかを区別できる機能を有している。ア
クセス制御部４は、ＣＰＵＩがメモリリードを行うと、
そのアドレスがＲＯＭ２に割り当てられたアドレスであ
る場合には′Ｌ”レベルのＲＯＭリート信号（ＲＯＭＲ
Ｄ）を発生し、そのアドレスがＲＡＭ３に割り当てられ
たアドレスである場合には“Ｌ″レベルＲＡ Ｍ ＩＪ
−ド信号（ＲＡ Ｍ ＲＤ ）を定′ｔ−する。さらに
、メモリリードサイクルか命令フェッチである場合には
、アクセス制御部４はフェッチを示す“Ｌルーベルの信
号（ＦＥＴＣＨ）も発生する。また、ＣＰＵＩがメモリ
ライトを行うと、アクセス制御部４は、そのアドレスが
ＲＡ Ｍ３に割り当てられたアドレスである場合に“Ｌ
”レベルのＲＡＭライト信号（ＲＡ Ｍ Ｗ Ｒ）を発
生する。
モリリードはさらに置台フェッチとデータリードに分け
られる。ＣＰＵＩはメモリリードサイクルが命令フェッ
チかデータリードかを区別できる機能を有している。ア
クセス制御部４は、ＣＰＵＩがメモリリードを行うと、
そのアドレスがＲＯＭ２に割り当てられたアドレスであ
る場合には′Ｌ”レベルのＲＯＭリート信号（ＲＯＭＲ
Ｄ）を発生し、そのアドレスがＲＡＭ３に割り当てられ
たアドレスである場合には“Ｌ″レベルＲＡ Ｍ ＩＪ
−ド信号（ＲＡ Ｍ ＲＤ ）を定′ｔ−する。さらに
、メモリリードサイクルか命令フェッチである場合には
、アクセス制御部４はフェッチを示す“Ｌルーベルの信
号（ＦＥＴＣＨ）も発生する。また、ＣＰＵＩがメモリ
ライトを行うと、アクセス制御部４は、そのアドレスが
ＲＡ Ｍ３に割り当てられたアドレスである場合に“Ｌ
”レベルのＲＡＭライト信号（ＲＡ Ｍ Ｗ Ｒ）を発
生する。
デバイス操作には、デバイスリードとデバイスライトが
ある。通常、デバイスには、特権／非特権階級プログラ
ムに拘らずリード／ライトか許可されるもの、ライトは
非特権プログラムにも許可されているがリードは特権プ
ログラムにのみ許＝１されるもの、リードは非特権プロ
グラムにも許６Ｊされているがライトは特権プログラム
にのみ許可されるもの、リード・ライトの双方とも特権
プログラムにのみ許可されるもの等に種別され、この実
施例のデバイス９は、特権プログラムにのみライトが許
可されている。アクセス制御部４は、ＣＰＵＩかデバイ
ス９に対してライトを行うとき、“Ｌ″レベルデバイス
ライト信号（ＤＥＶＷＲ）を発生する。この“Ｌ°レベ
ルのデバイスライト信号（ＤＥＶＷＲ）は、特権／非特
権のどちらのプログラムからのライトであっても発生さ
れる。
ある。通常、デバイスには、特権／非特権階級プログラ
ムに拘らずリード／ライトか許可されるもの、ライトは
非特権プログラムにも許可されているがリードは特権プ
ログラムにのみ許＝１されるもの、リードは非特権プロ
グラムにも許６Ｊされているがライトは特権プログラム
にのみ許可されるもの、リード・ライトの双方とも特権
プログラムにのみ許可されるもの等に種別され、この実
施例のデバイス９は、特権プログラムにのみライトが許
可されている。アクセス制御部４は、ＣＰＵＩかデバイ
ス９に対してライトを行うとき、“Ｌ″レベルデバイス
ライト信号（ＤＥＶＷＲ）を発生する。この“Ｌ°レベ
ルのデバイスライト信号（ＤＥＶＷＲ）は、特権／非特
権のどちらのプログラムからのライトであっても発生さ
れる。
次に、特権階級プログラムによるデバイスライトの時に
は“Ｌ°レベルのデバイスライト信号（ＤＥＶＷＲ）が
デバイス９に供給されることを許可し、非特権階級プロ
グラムによるデバイスライトの時には“Ｌルーベルのデ
バイスライト信号（ＤＥＶＷＲ）がデバイス９に供給さ
れることを禁止する動作について説明する。
は“Ｌ°レベルのデバイスライト信号（ＤＥＶＷＲ）が
デバイス９に供給されることを許可し、非特権階級プロ
グラムによるデバイスライトの時には“Ｌルーベルのデ
バイスライト信号（ＤＥＶＷＲ）がデバイス９に供給さ
れることを禁止する動作について説明する。
特権階級プログラムが動作している時は、ＣＰＵＩの命
令フェッチはＲＯＭ２からのメモリリードであるので、
ＲＯＭ２に対する“Ｌ” レベルのリード信号（ＲＯＭ
ＲＤ ）と命令フェッチを示す“Ｌ″レベル信号（Ｆ
ＥＴＣＨ）かアクセス制御部４から発生される。この結
果、ＯＲゲート５の出力が“Ｌ°レベルになり、フリッ
プフロップ７がセット状態に設定される。一方、非特権
階級プログラムか動作している時は、ＣＰＵＩの命令フ
ェッチはＲＡ Ｍ ３からのメモリリートであるので、
ＲＡ Ｍ３に対する“Ｌ”レベルのリード信号（ＲＡＭ
ＲＤ）と命令フェッチを示す“Ｌ”レベルの信号（ＦＥ
ＴＣＨ）がアクセス制御部４から発生される。この結宋
、ＯＲゲート６の出力が“Ｌ“レベルになり、フリップ
フロップ７かリセット状態に設定される。つまり、命令
フェッチ後の実行サイクルにおいては、フリップフロッ
プ７のセット状態はその直前の命令フェッチがＲＯＭ
２からであったこと、すなわち特権階級プログラムが動
作していることを表し、またフリップフロップ７のリセ
ット状態はその直前の命令フェッチがＲＡＭ３からであ
ったこと、すなわち非特権階級プログラムが動作してい
ることを表している。
令フェッチはＲＯＭ２からのメモリリードであるので、
ＲＯＭ２に対する“Ｌ” レベルのリード信号（ＲＯＭ
ＲＤ ）と命令フェッチを示す“Ｌ″レベル信号（Ｆ
ＥＴＣＨ）かアクセス制御部４から発生される。この結
果、ＯＲゲート５の出力が“Ｌ°レベルになり、フリッ
プフロップ７がセット状態に設定される。一方、非特権
階級プログラムか動作している時は、ＣＰＵＩの命令フ
ェッチはＲＡ Ｍ ３からのメモリリートであるので、
ＲＡ Ｍ３に対する“Ｌ”レベルのリード信号（ＲＡＭ
ＲＤ）と命令フェッチを示す“Ｌ”レベルの信号（ＦＥ
ＴＣＨ）がアクセス制御部４から発生される。この結宋
、ＯＲゲート６の出力が“Ｌ“レベルになり、フリップ
フロップ７かリセット状態に設定される。つまり、命令
フェッチ後の実行サイクルにおいては、フリップフロッ
プ７のセット状態はその直前の命令フェッチがＲＯＭ
２からであったこと、すなわち特権階級プログラムが動
作していることを表し、またフリップフロップ７のリセ
ット状態はその直前の命令フェッチがＲＡＭ３からであ
ったこと、すなわち非特権階級プログラムが動作してい
ることを表している。
フリップフロップ７のセット状態においては、デバイス
９に対する“Ｌ°レベルのライト信号（、ＤＥＶＷＲ）
は、ＯＲゲート８を介してデバイス９の書き込み制御人
力ＷＲに供給される。これによって、デバイス９に所定
のデータか書き込まれる。一方、フリップフロップ７の
リセット状態においては、デバイス９に対する“Ｌルベ
ルのライト信号（ＤＥＶＷＲ）は、ＯＲゲート８によっ
て特定デバイス９への供給が禁止される。これにより、
デバイス９に対する書き込みは行われない。
９に対する“Ｌ°レベルのライト信号（、ＤＥＶＷＲ）
は、ＯＲゲート８を介してデバイス９の書き込み制御人
力ＷＲに供給される。これによって、デバイス９に所定
のデータか書き込まれる。一方、フリップフロップ７の
リセット状態においては、デバイス９に対する“Ｌルベ
ルのライト信号（ＤＥＶＷＲ）は、ＯＲゲート８によっ
て特定デバイス９への供給が禁止される。これにより、
デバイス９に対する書き込みは行われない。
この様に、この実施例においては、ＣＰＵＩによって実
行される命令フェッチアドレスがＲＯＭ２つまり特権階
級プログラムに対応するか、ＲＡＭ３つまり非特権階級
プログラムに対応するかによって、デバイス９に対する
ライトアクセスを許可するか禁止するかをハードウェア
的に制御している。このため、ＣＰＵのアーキテクチャ
を変更すること無く、簡単なハードウェア構成によって
、特権階級のプログラムにのみ特定のデバイスに対する
アクセスを許可するといったアクセス制御が可能になる
。
行される命令フェッチアドレスがＲＯＭ２つまり特権階
級プログラムに対応するか、ＲＡＭ３つまり非特権階級
プログラムに対応するかによって、デバイス９に対する
ライトアクセスを許可するか禁止するかをハードウェア
的に制御している。このため、ＣＰＵのアーキテクチャ
を変更すること無く、簡単なハードウェア構成によって
、特権階級のプログラムにのみ特定のデバイスに対する
アクセスを許可するといったアクセス制御が可能になる
。
尚、この実施例では、特権階級プログラムにのみアクセ
スが許可されるデバイスがメモリである場合について説
明したが、そのデバイスはメモリに限らず、ＣＰＵによ
ってアクセスされる全てのデバイスが対象となる。
スが許可されるデバイスがメモリである場合について説
明したが、そのデバイスはメモリに限らず、ＣＰＵによ
ってアクセスされる全てのデバイスが対象となる。
［発明の効果コ
以上のように、この発明によれば、アクセス権の制御機
能を持たないＣＰＵが使用されている場合においても、
特権階級のプログラムにのみ特定のデバイスに対するア
クセスを許可するアクセス制御を実現することができる
。
能を持たないＣＰＵが使用されている場合においても、
特権階級のプログラムにのみ特定のデバイスに対するア
クセスを許可するアクセス制御を実現することができる
。
第１図はこの発明の一実施例に係わるアクセス制御方式
を実現するためのシステム構成を示すブロック図である
。 １ ・＝ＣＰＵ、２−ＲＯＭ、３−ＲＡＭ、４・・・ア
クセス制御部、５，６．８・・・ＯＲゲート、７・・Ｒ
−Ｓフリップフロップ、９・・・デバイス。
を実現するためのシステム構成を示すブロック図である
。 １ ・＝ＣＰＵ、２−ＲＯＭ、３−ＲＡＭ、４・・・ア
クセス制御部、５，６．８・・・ＯＲゲート、７・・Ｒ
−Ｓフリップフロップ、９・・・デバイス。
Claims (1)
- 特権階級プログラムおよび非特権階級プログラムが格納
されているメモリ手段と、ＣＰＵによって前記メモリ手
段から命令がフェッチされた時にその命令フェッチアド
レスに基づいて前記特権階級プログラムおよび非特権階
級プログラムのいずれのプログラムが運用されているか
を認識する認識手段と、この認識手段によって前記特権
階級プログラムの運用が認識された際にアクセス許可信
号を発生し、前記非特権階級プログラムの運用が認識さ
れた際にアクセス禁止信号を発生する信号発生手段とを
具備し、特定デバイスに対するアクセスを前記特権階級
プログラムにのみ許可することを特徴とするアクセス制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072816A JPH03273349A (ja) | 1990-03-22 | 1990-03-22 | アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072816A JPH03273349A (ja) | 1990-03-22 | 1990-03-22 | アクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03273349A true JPH03273349A (ja) | 1991-12-04 |
Family
ID=13500320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2072816A Pending JPH03273349A (ja) | 1990-03-22 | 1990-03-22 | アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03273349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7295479B2 (en) | 2003-04-04 | 2007-11-13 | Samsung Electronics Co., Ltd. | Apparatus and method for managing bad blocks in a flash memory |
-
1990
- 1990-03-22 JP JP2072816A patent/JPH03273349A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7295479B2 (en) | 2003-04-04 | 2007-11-13 | Samsung Electronics Co., Ltd. | Apparatus and method for managing bad blocks in a flash memory |
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