JPH04312152A - ネットワーク用入出力装置 - Google Patents
ネットワーク用入出力装置Info
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- JPH04312152A JPH04312152A JP3104856A JP10485691A JPH04312152A JP H04312152 A JPH04312152 A JP H04312152A JP 3104856 A JP3104856 A JP 3104856A JP 10485691 A JP10485691 A JP 10485691A JP H04312152 A JPH04312152 A JP H04312152A
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- register
- transmission
- fifo
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はネットワーク用の入出力
装置、例えばシリアルの出力装置（Ｉ／Ｏともいう）に
関する。
装置、例えばシリアルの出力装置（Ｉ／Ｏともいう）に
関する。
【０００２】
【従来の技術】図３は従来の入出力装置の構成を示すブ
ロック図である。送信レジスタ３、受信レジスタ４、送
信用ＦＩＦＯ５ａ、受信用ＦＩＦＯ５ｂ、及びデータバ
ス８によって構成されている。ＦＩＦＯ５ａ，５ｂはフ
ァーストインファーストアウトのレジスタで、一種のシ
フトレジスタであり、各データバス８は図示しないホス
トコンピュータに接続されている。今このホストコンピ
ュータからネットワークＮを介して外部へデータの送信
を行う場合、送信用ＦＩＦＯ５ａ内の割り当てられたア
ドレスにデータの書き込みを行うと、データバス８から
ＦＩＦＯ５ａ内のメモリにデータが格納される。更に同
じアドレスにデータを書き込むことで前のデータは出力
ポート側へシフトし、次々と順送りでデータが格納され
る。かくして、ＦＩＦＯ５ａの構成によって決まる最大
データ数までデータを格納することが出来る。送信用Ｆ
ＩＦＯ５ａは送信レジスタ３が送信許可されると、格納
された順番にデータを１バイト分送信レジスタ３に転送
し、送信レジスタ３はネットワークＮへデータ７ａをシ
リアルに出力する。１バイトのデータ送信が完了すると
、送信用ＦＩＦＯ５ａは次のデータを送信レジスタ３に
転送する。受信を行う場合、ネットワークＮより受信レ
ジスタ４はデータ７ｂをシリアルに受信し、１バイトの
データの受信が完了すると受信レジスタ４は受信データ
を受信用ＦＩＦＯ５ｂに転送し、次のデータの受信を開
始する。受信用ＦＩＦＯ５ｂに割り当てられたアドレス
を読み出すと、ＦＩＦＯ５ｂは格納した順に古いものか
ら順番にデータをデータバス８に出力する。
ロック図である。送信レジスタ３、受信レジスタ４、送
信用ＦＩＦＯ５ａ、受信用ＦＩＦＯ５ｂ、及びデータバ
ス８によって構成されている。ＦＩＦＯ５ａ，５ｂはフ
ァーストインファーストアウトのレジスタで、一種のシ
フトレジスタであり、各データバス８は図示しないホス
トコンピュータに接続されている。今このホストコンピ
ュータからネットワークＮを介して外部へデータの送信
を行う場合、送信用ＦＩＦＯ５ａ内の割り当てられたア
ドレスにデータの書き込みを行うと、データバス８から
ＦＩＦＯ５ａ内のメモリにデータが格納される。更に同
じアドレスにデータを書き込むことで前のデータは出力
ポート側へシフトし、次々と順送りでデータが格納され
る。かくして、ＦＩＦＯ５ａの構成によって決まる最大
データ数までデータを格納することが出来る。送信用Ｆ
ＩＦＯ５ａは送信レジスタ３が送信許可されると、格納
された順番にデータを１バイト分送信レジスタ３に転送
し、送信レジスタ３はネットワークＮへデータ７ａをシ
リアルに出力する。１バイトのデータ送信が完了すると
、送信用ＦＩＦＯ５ａは次のデータを送信レジスタ３に
転送する。受信を行う場合、ネットワークＮより受信レ
ジスタ４はデータ７ｂをシリアルに受信し、１バイトの
データの受信が完了すると受信レジスタ４は受信データ
を受信用ＦＩＦＯ５ｂに転送し、次のデータの受信を開
始する。受信用ＦＩＦＯ５ｂに割り当てられたアドレス
を読み出すと、ＦＩＦＯ５ｂは格納した順に古いものか
ら順番にデータをデータバス８に出力する。
【０００３】図４は複数のシリアルＩ／Ｏをネットワー
クＮに接続したものを示し、同図はクロック同期形とし
て使用する場合の接続図、図５はその動作図である。一
方のシリアルＩ／Ｏ１０ａのシリアル出力端子１１ａ、
シリアル入力端子１２ａ、クロック端子１３ａはそれぞ
れ他方のシリアルＩ／Ｏ１０ｂのシリアル入力端子１２
ｂ、シリアル出力端子１１ｂ、クロック端子１３ｂにネ
ットワークＮを介して接続される。転送クロックは一方
のシリアルＩ／Ｏ１０ａ、他方のシリアルＩ／Ｏ１０ｂ
のどちらかが発生し、両方が同じ転送クロックを使用す
る。図５に示すように送信レジスタ３は転送クロックφ
の立ち下がりでデータ７ａをシフトしながらシリアル出
力端子１１ａに出力する。受信側の受信レジスタ４は転
送クロックφの立ち上がりでデータ７ｂをシフトしなが
ら入力端子１２ａのデータ７ｂをラッチする。
クＮに接続したものを示し、同図はクロック同期形とし
て使用する場合の接続図、図５はその動作図である。一
方のシリアルＩ／Ｏ１０ａのシリアル出力端子１１ａ、
シリアル入力端子１２ａ、クロック端子１３ａはそれぞ
れ他方のシリアルＩ／Ｏ１０ｂのシリアル入力端子１２
ｂ、シリアル出力端子１１ｂ、クロック端子１３ｂにネ
ットワークＮを介して接続される。転送クロックは一方
のシリアルＩ／Ｏ１０ａ、他方のシリアルＩ／Ｏ１０ｂ
のどちらかが発生し、両方が同じ転送クロックを使用す
る。図５に示すように送信レジスタ３は転送クロックφ
の立ち下がりでデータ７ａをシフトしながらシリアル出
力端子１１ａに出力する。受信側の受信レジスタ４は転
送クロックφの立ち上がりでデータ７ｂをシフトしなが
ら入力端子１２ａのデータ７ｂをラッチする。
【０００４】図６は複数のシリアルＩ／Ｏをネットワー
クＮに接続したものを示し、同図は非同期形（ＵＡＲＴ
）として使用する場合の接続図、図７は動作図である。 シリアル入力端子１１ａ，１１ｂ、シリアル出力端子１
２ａ，１２ｂは前記クロック同期形と同様に接続し、ク
ロック端子１３ａ，１３ｂは接続しない。また一方のシ
リアルＩ／Ｏ１０ａと他方のシリアルＩ／Ｏ１０ｂのス
タートビット、ストップビット、パリティビット、転送
スピードなどの転送条件はそれぞれ同一にする。送信レ
ジスタ３は内部で発生する送信クロックφ１の立ち下が
りでデータ７ａをシフトしながらシリアル出力端子１１
ａに出力する。受信側の受信レジスタ４はスタートビッ
トＳＴの受信に同期して内部で発生する受信クロックφ
２の立ち上がりでデータ７ｂをシフトしながら入力端子
１２ｂのデータ７ｂをラッチする。
クＮに接続したものを示し、同図は非同期形（ＵＡＲＴ
）として使用する場合の接続図、図７は動作図である。 シリアル入力端子１１ａ，１１ｂ、シリアル出力端子１
２ａ，１２ｂは前記クロック同期形と同様に接続し、ク
ロック端子１３ａ，１３ｂは接続しない。また一方のシ
リアルＩ／Ｏ１０ａと他方のシリアルＩ／Ｏ１０ｂのス
タートビット、ストップビット、パリティビット、転送
スピードなどの転送条件はそれぞれ同一にする。送信レ
ジスタ３は内部で発生する送信クロックφ１の立ち下が
りでデータ７ａをシフトしながらシリアル出力端子１１
ａに出力する。受信側の受信レジスタ４はスタートビッ
トＳＴの受信に同期して内部で発生する受信クロックφ
２の立ち上がりでデータ７ｂをシフトしながら入力端子
１２ｂのデータ７ｂをラッチする。
【０００５】上記のように図４のクロック同期形では送
信レジスタ３と受信側の受信レジスタ４が同一の転送ク
ロックφを使用するため、送信と受信は同期に発生する
。又図６のＵＡＲＴでは送信レジスタ３は送信クロック
φ１を使用し、受信側の受信レジスタ４は受信クロック
φ２を使用するため、送信と受信は非同期で発生する。
信レジスタ３と受信側の受信レジスタ４が同一の転送ク
ロックφを使用するため、送信と受信は同期に発生する
。又図６のＵＡＲＴでは送信レジスタ３は送信クロック
φ１を使用し、受信側の受信レジスタ４は受信クロック
φ２を使用するため、送信と受信は非同期で発生する。
【０００６】
【発明が解決しようとする課題】従来の入出力装置は上
記のように構成され、送信受信が非同期で発生するＵＡ
ＲＴとして使用する場合、送信レジスタ３、受信レジス
タ４に対してそれぞれ送信用ＦＩＦＯ５ａと受信用ＦＩ
ＦＯ５ｂを設けられている。システムを組む場合、受信
側は１バイトのデータを受信する毎に、受信データを読
み出して使用する場合が多く、受信用ＦＩＦＯは有効利
用されない。またクロック同期形として使用する場合、
送信データは送信用ＦＩＦＯに書き込み、受信データは
受信用ＦＩＦＯから読み出す構成になっている。図８は
クロック同期形シリアルＩ／Ｏの別の構成を示すブロッ
ク図である。ＦＩＦＯ５に送信データを書き込み、送信
開始により１バイトのデータを送信レジスタ３に転送す
る。この時ＦＩＦＯ５内には転送して読み出した分最少
１バイトの空きスペースがあり、ネットワークＮから受
信レジスタ４に受信されたデータをＦＩＦＯ５の空きス
ペースへ格納することができる。しかし上記の図４の非
同期形のシリアルＩ／Ｏは図８のクロック同期形シリア
ルＩ／Ｏに比べて２倍のＦＩＦＯを使用するためパター
ン面積が大きく無駄が多いという問題点があった。本発
明は上記のような問題点を解決するためになされたもの
で、パターン面積が小さく同期形，非同期形どちらにも
使用できるシリアルＩ／Ｏを提供することを目的とする
。
記のように構成され、送信受信が非同期で発生するＵＡ
ＲＴとして使用する場合、送信レジスタ３、受信レジス
タ４に対してそれぞれ送信用ＦＩＦＯ５ａと受信用ＦＩ
ＦＯ５ｂを設けられている。システムを組む場合、受信
側は１バイトのデータを受信する毎に、受信データを読
み出して使用する場合が多く、受信用ＦＩＦＯは有効利
用されない。またクロック同期形として使用する場合、
送信データは送信用ＦＩＦＯに書き込み、受信データは
受信用ＦＩＦＯから読み出す構成になっている。図８は
クロック同期形シリアルＩ／Ｏの別の構成を示すブロッ
ク図である。ＦＩＦＯ５に送信データを書き込み、送信
開始により１バイトのデータを送信レジスタ３に転送す
る。この時ＦＩＦＯ５内には転送して読み出した分最少
１バイトの空きスペースがあり、ネットワークＮから受
信レジスタ４に受信されたデータをＦＩＦＯ５の空きス
ペースへ格納することができる。しかし上記の図４の非
同期形のシリアルＩ／Ｏは図８のクロック同期形シリア
ルＩ／Ｏに比べて２倍のＦＩＦＯを使用するためパター
ン面積が大きく無駄が多いという問題点があった。本発
明は上記のような問題点を解決するためになされたもの
で、パターン面積が小さく同期形，非同期形どちらにも
使用できるシリアルＩ／Ｏを提供することを目的とする
。
【０００７】
【課題を解決するための手段】この発明においては、図
１に示すようにバス８に接続され、出力データライン６
ａと入力データライン６ｃとを有するファーストインフ
ァーストアウトのレジスタ５と、ネットワークＮにデー
タを送出する送信レジスタ３と、ネットワークＮからデ
ータを受信する受信レジスタ４と、複数の制御データ１
ａ，１ｂを記憶する制御データ出力手段（モードレジス
タ１）と、この制御データ出力手段の一方の制御データ
１ａが入力されてデータバス８と出力データライン６ａ
とのうち一方を送信レジスタ３に接続する第１データ切
替回路２ａと、制御データ出力手段の他方の制御データ
１ｂが入力されてデータバス８と入力データライン６ｃ
とのうち一方を受信レジスタ４に接続する第２データ切
替回路２ｂとを備えた構成とした。
１に示すようにバス８に接続され、出力データライン６
ａと入力データライン６ｃとを有するファーストインフ
ァーストアウトのレジスタ５と、ネットワークＮにデー
タを送出する送信レジスタ３と、ネットワークＮからデ
ータを受信する受信レジスタ４と、複数の制御データ１
ａ，１ｂを記憶する制御データ出力手段（モードレジス
タ１）と、この制御データ出力手段の一方の制御データ
１ａが入力されてデータバス８と出力データライン６ａ
とのうち一方を送信レジスタ３に接続する第１データ切
替回路２ａと、制御データ出力手段の他方の制御データ
１ｂが入力されてデータバス８と入力データライン６ｃ
とのうち一方を受信レジスタ４に接続する第２データ切
替回路２ｂとを備えた構成とした。
【０００８】
【作用】本発明のネットワーク用入出力装置は転送モー
ドレジスタ１の設定値１ａ，１ｂに従って第１及び第２
データ切替回路２ａ，２ｂによりデータの流れる経路を
、送信データを（ファーストインファーストアウトレジ
スタ）ＦＩＦＯ５に書き込み、ＦＩＦＯ５から出力デー
タライン６ａを介して送信レジスタ３に送信データを転
送し、送信を行い、受信データを入力データライン６ｃ
を介してＦＩＦＯ５に格納し、ＦＩＦＯ５から受信デー
タを読み出す経路と、送信データをＦＩＦＯ５に書き込
みＦＩＦＯ５から送信レジスタ３に送信データを転送し
、送受信を行い、受信データを直接受信レジスタ４から
読み出す経路と、送信しデータを直接送信レジスタ３に
書き込み、送受信を行い、受信データをＦＩＦＯ５に転
送し、ＦＩＦＯ５から受信データを読み出す経路とに切
り換える。
ドレジスタ１の設定値１ａ，１ｂに従って第１及び第２
データ切替回路２ａ，２ｂによりデータの流れる経路を
、送信データを（ファーストインファーストアウトレジ
スタ）ＦＩＦＯ５に書き込み、ＦＩＦＯ５から出力デー
タライン６ａを介して送信レジスタ３に送信データを転
送し、送信を行い、受信データを入力データライン６ｃ
を介してＦＩＦＯ５に格納し、ＦＩＦＯ５から受信デー
タを読み出す経路と、送信データをＦＩＦＯ５に書き込
みＦＩＦＯ５から送信レジスタ３に送信データを転送し
、送受信を行い、受信データを直接受信レジスタ４から
読み出す経路と、送信しデータを直接送信レジスタ３に
書き込み、送受信を行い、受信データをＦＩＦＯ５に転
送し、ＦＩＦＯ５から受信データを読み出す経路とに切
り換える。
【０００９】
【実施例】以下、この発明の一実施例を図を参照して説
明する。図１は８ビットデータのエリア送受信を行うシ
リアルＩ／Ｏである。図において、１は制御データ出力
手段としてのモードレジスタ、１ａ，１ｂは転送モード
レジスタ１のデータ選択ビットｍ＋１，ｍ＋０に設定さ
れた値、２ａはデータライン６ａとデータライン６ｂの
どちらか一方を送信レジスタ３に択一的に接続する第１
データ切替回路、２ｂはデーライン６ｃとデータライン
６ｄのどうらか一方を受信レジスタ４に択一的に接続す
る第２データ切替回路、５はＦＩＦＯ、７ａはシリアル
送信データ、７ｂはシリアル受信データ、８はデータバ
スである。ここで、第１データ切替回路２ａはモードレ
ジスタ１の選択ビットｍ＋１に、第２データ切替回路２
ｂはその選択ビットｍ＋０に割当てられ、選択ビットｍ
＋１，ｍ＋０の設定値（制御データ）１ａ，１ｂにより
制御される。
明する。図１は８ビットデータのエリア送受信を行うシ
リアルＩ／Ｏである。図において、１は制御データ出力
手段としてのモードレジスタ、１ａ，１ｂは転送モード
レジスタ１のデータ選択ビットｍ＋１，ｍ＋０に設定さ
れた値、２ａはデータライン６ａとデータライン６ｂの
どちらか一方を送信レジスタ３に択一的に接続する第１
データ切替回路、２ｂはデーライン６ｃとデータライン
６ｄのどうらか一方を受信レジスタ４に択一的に接続す
る第２データ切替回路、５はＦＩＦＯ、７ａはシリアル
送信データ、７ｂはシリアル受信データ、８はデータバ
スである。ここで、第１データ切替回路２ａはモードレ
ジスタ１の選択ビットｍ＋１に、第２データ切替回路２
ｂはその選択ビットｍ＋０に割当てられ、選択ビットｍ
＋１，ｍ＋０の設定値（制御データ）１ａ，１ｂにより
制御される。
【００１０】転送モードレジスタ１の一方の設定値１ａ
は第１データ切替回路２ａに入力され、設定値が“１”
の場合第１データ切替回路２ａは一方のデータライン６
ａを選択する。又設定値が“０”の場合は他方のデータ
ライン６ｂを選択する。転送モードレジスタ１の他方の
設定値１ｂは第２データ切替回路２ｂに入力され、設定
値が“１”の場合、第２データ切替回路２ｂは一方のデ
ータライン６ｃを選択する。又設定値が“０”の場合、
他方のデータライン６ｄを選択する。本発明のシリアル
Ｉ／Ｏをクロック同期形としてネットワークＮ上に複数
接続して動作させると送受信が同時に発生する。
は第１データ切替回路２ａに入力され、設定値が“１”
の場合第１データ切替回路２ａは一方のデータライン６
ａを選択する。又設定値が“０”の場合は他方のデータ
ライン６ｂを選択する。転送モードレジスタ１の他方の
設定値１ｂは第２データ切替回路２ｂに入力され、設定
値が“１”の場合、第２データ切替回路２ｂは一方のデ
ータライン６ｃを選択する。又設定値が“０”の場合、
他方のデータライン６ｄを選択する。本発明のシリアル
Ｉ／Ｏをクロック同期形としてネットワークＮ上に複数
接続して動作させると送受信が同時に発生する。
【００１１】この場合は両設定値１ａ，１ｂに“１，１
”を設定することによりデータライン６ａは、第１デー
タ切替回路２ａにより送信レジスタ３に接続される。 又受信レジスタ４は、第２データ切替回路２ｂによりデ
ータライン６ｃに接続される。
”を設定することによりデータライン６ａは、第１デー
タ切替回路２ａにより送信レジスタ３に接続される。 又受信レジスタ４は、第２データ切替回路２ｂによりデ
ータライン６ｃに接続される。
【００１２】これにより送信データ１はデータライン６
ｅを通してＦＩＦＯ５に書き込まれ、ＦＩＦＯ５から１
バイトのデータが読出され、このデータはデータライン
６ａを通って、第１データ切替回路２ａを介して送信レ
ジスタ３に転送され、送信レジスタ３からシリアルデー
タ７ａとなり、ネットワークＮに送出される。
ｅを通してＦＩＦＯ５に書き込まれ、ＦＩＦＯ５から１
バイトのデータが読出され、このデータはデータライン
６ａを通って、第１データ切替回路２ａを介して送信レ
ジスタ３に転送され、送信レジスタ３からシリアルデー
タ７ａとなり、ネットワークＮに送出される。
【００１３】一方受信データ７ｂは受信レジスタ４から
第２データ切替回路２ｂによりデータライン６ｃを通っ
てＦＩＦＯ５に格納され、ＦＩＦＯ５から読み出したデ
ータはデータライン６ｆを通してバス８上に読み出され
ホスト側へ取り込まれる。クロック同期形ではデータが
シフトするので１バイトの送信毎にＦＩＦＯ５の若い番
地に空きスペースが出来るのでこのスペースに受信デー
タを格納する。
第２データ切替回路２ｂによりデータライン６ｃを通っ
てＦＩＦＯ５に格納され、ＦＩＦＯ５から読み出したデ
ータはデータライン６ｆを通してバス８上に読み出され
ホスト側へ取り込まれる。クロック同期形ではデータが
シフトするので１バイトの送信毎にＦＩＦＯ５の若い番
地に空きスペースが出来るのでこのスペースに受信デー
タを格納する。
【００１４】本願のシリアルＩ／Ｏを非同期形としてネ
ットワークＮ上に複数接続して動作させると、送信のみ
を行ったり、送信は連続して行うが、受信は１バイト毎
に受信する方式を考える。この場合は設定値１ａ，１ｂ
に“１，０”を設定する。するとデータライン６ａは、
第１データ切替回路２ａにより送信レジスタ３に接続さ
れる。又受信レジスタ４は、第２データ切替回路２ｂに
よりデータライン６ｄに接続される。これにより送信デ
ータはデータライン６ｅを通してＦＩＦＯ５に次々と書
き込まれ、ＦＩＦＯ５から古いデータから順に１バイト
のデータが読出され、このデータ６データライン６ａを
通って第１データ切替回路２ａを介して送信レジスタ３
に転送され、送信レジスタ３からシリアルデータ７ａと
なり、ネットワークＮに送出される。
ットワークＮ上に複数接続して動作させると、送信のみ
を行ったり、送信は連続して行うが、受信は１バイト毎
に受信する方式を考える。この場合は設定値１ａ，１ｂ
に“１，０”を設定する。するとデータライン６ａは、
第１データ切替回路２ａにより送信レジスタ３に接続さ
れる。又受信レジスタ４は、第２データ切替回路２ｂに
よりデータライン６ｄに接続される。これにより送信デ
ータはデータライン６ｅを通してＦＩＦＯ５に次々と書
き込まれ、ＦＩＦＯ５から古いデータから順に１バイト
のデータが読出され、このデータ６データライン６ａを
通って第１データ切替回路２ａを介して送信レジスタ３
に転送され、送信レジスタ３からシリアルデータ７ａと
なり、ネットワークＮに送出される。
【００１５】一方受信データ７ｂは受信レジスタ４から
第２データ切替回路２ｂによりデータライン６ａを通し
て直接バス８に読み出し、ホスト側に取り入れる。
第２データ切替回路２ｂによりデータライン６ａを通し
て直接バス８に読み出し、ホスト側に取り入れる。
【００１６】次に同じ非同期形で、受信のみを行ったり
、送信は１バイト毎に行うが、受信は連続して受信する
方式を考える。この場合は設定値１ａ，１ｂに“０，１
”をそれぞれ設定する。すると今度はデータライン６ｂ
は第１データ切替回路２ａにより送信レジスタ３に接続
される。又受信レジスタ４は、第２データ切替回路２ｂ
によりデータライン６ｃに接続される。これにより送信
データはデータライン６ｂから第１データ切替回路２ａ
により送信レジスタ３に直接書き込まれる。そしてシリ
アルデータ７ａは送信レジスタ３からネットワークＮに
送出される。
、送信は１バイト毎に行うが、受信は連続して受信する
方式を考える。この場合は設定値１ａ，１ｂに“０，１
”をそれぞれ設定する。すると今度はデータライン６ｂ
は第１データ切替回路２ａにより送信レジスタ３に接続
される。又受信レジスタ４は、第２データ切替回路２ｂ
によりデータライン６ｃに接続される。これにより送信
データはデータライン６ｂから第１データ切替回路２ａ
により送信レジスタ３に直接書き込まれる。そしてシリ
アルデータ７ａは送信レジスタ３からネットワークＮに
送出される。
【００１７】一方受信データは受信レジスタ４から第２
データ切替回路２ｂにより、データライン６ｃを通して
ＦＩＦＯ５に次々と格納される。受信データはＦＩＦＯ
５から古いデータから順にデータライン６ｆを介してバ
ス８に読み出し、ホスト側に取り入れる。
データ切替回路２ｂにより、データライン６ｃを通して
ＦＩＦＯ５に次々と格納される。受信データはＦＩＦＯ
５から古いデータから順にデータライン６ｆを介してバ
ス８に読み出し、ホスト側に取り入れる。
【００１８】なお、上記実施例ではＦＩＦＯを使わない
場合は送信レジスタ、受信レジスタに直接データを書き
込み読み出す例を示したが、図２に示すようにＦＩＦＯ
を使わない経路に１バイトのバッファを９ａ，９ｂそれ
ぞれ介入した形でもよい。また、モードレジスタ１に代
えて他の制御データ出力手段を用いてもよい。
場合は送信レジスタ、受信レジスタに直接データを書き
込み読み出す例を示したが、図２に示すようにＦＩＦＯ
を使わない経路に１バイトのバッファを９ａ，９ｂそれ
ぞれ介入した形でもよい。また、モードレジスタ１に代
えて他の制御データ出力手段を用いてもよい。
【００１９】
【発明の効果】以上説明してきたようにこの発明によれ
ば、バスに接続された出力データラインと入力データラ
インとを有するファーストインファーストアウトのレジ
スタと、ネットーワークにデータを送出する送信レジス
タと、ネットワークからデータを受信する受信レジスタ
と、複数の制御データを記憶するモードレジスタと、こ
のモードレジスタの一方の制御データが入力されてデー
タバスと出力データラインとのうち一方を送信レジスタ
に接続する第１データ切替回路と、モードレジスタの他
方の制御データが入力されてデータバスと入力データラ
インとのうち一方を受信レジスタに接続する第２データ
切替回路とを備えたので、本発明のネットワーク用入出
力装置は一つのＦＩＦＯを使ってクロック同期形と、Ｕ
ＡＲＴ（非同期形）の使用が可能であり、従来の入出力
装置に比較してパターン面積を小さくできる。
ば、バスに接続された出力データラインと入力データラ
インとを有するファーストインファーストアウトのレジ
スタと、ネットーワークにデータを送出する送信レジス
タと、ネットワークからデータを受信する受信レジスタ
と、複数の制御データを記憶するモードレジスタと、こ
のモードレジスタの一方の制御データが入力されてデー
タバスと出力データラインとのうち一方を送信レジスタ
に接続する第１データ切替回路と、モードレジスタの他
方の制御データが入力されてデータバスと入力データラ
インとのうち一方を受信レジスタに接続する第２データ
切替回路とを備えたので、本発明のネットワーク用入出
力装置は一つのＦＩＦＯを使ってクロック同期形と、Ｕ
ＡＲＴ（非同期形）の使用が可能であり、従来の入出力
装置に比較してパターン面積を小さくできる。
【図１】本発明の一実施例によるネットワーク用入出力
装置のブロック図。
装置のブロック図。
【図２】本発明の他の実施例によるブロック図。
【図３】従来の入出力装置のブロック図である。
【図４】クロック同期形として使用する場合の接続図で
ある。
ある。
【図５】クロック同期形入出力装置の動作図である。
【図６】ＵＡＲＴ（非同期形）として使用する場合の接
続図である。
続図である。
【図７】ＵＡＲＴ（非同期形）の動作図である。
【図８】クロック同期形入出力装置のみの場合のブロッ
ク図である。
ク図である。
１ 転送モードレジスタ
１ａ，１ｂ 制御データ
２ａ 第１データ切替回路
２ｂ 第２データ切替回路
３ 送信レジスタ
４ 受信レジスタ
５ ＦＩＦＯ（ファーストインファーストアウトレジ
スタ） ６ａ 出力データライン ６ｂ 入力データライン ８ データバス
スタ） ６ａ 出力データライン ６ｂ 入力データライン ８ データバス
Claims (2)
- 【請求項１】 バスに接続された出力データラインと
入力データラインとを有するファーストインファースト
アウトのレジスタと、ネットワークにデータを送出する
送信レジスタと、ネットワークからデータを受信する受
信レジスタと、制御データを出力する制御データ出力手
段と、この制御データ出力手段からの制御データが入力
されて前記データバスと前記出力データラインとのうち
一方を前記送信レジスタに接続する第１データ切替回路
と、前記制御データ出力手段からの制御データが入力さ
れて前記データバスと前記入力データラインとのうち一
方を前記受信レジスタに接続する第２データ切替回路と
を備えたネットワーク用入出力装置。 - 【請求項２】 制御データ出力手段をモードレジスタ
より構成し、このモードレジスタの各ビット毎に第１，
第２データ切替回路を割当てて、各ビットに制御データ
としての設定値を書込み、この設定値に基づき第１，第
２データ切替回路を制御するようにした請求項１のネッ
トワーク用入出力装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3104856A JP2734465B2 (ja) | 1991-04-10 | 1991-04-10 | ネットワーク用入出力装置 |
| US08/296,994 US5572676A (en) | 1991-04-10 | 1994-08-26 | Network I/O device having fifo for synchronous and asynchronous operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3104856A JP2734465B2 (ja) | 1991-04-10 | 1991-04-10 | ネットワーク用入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04312152A true JPH04312152A (ja) | 1992-11-04 |
| JP2734465B2 JP2734465B2 (ja) | 1998-03-30 |
Family
ID=14391914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3104856A Expired - Lifetime JP2734465B2 (ja) | 1991-04-10 | 1991-04-10 | ネットワーク用入出力装置 |
Country Status (2)
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| JP (1) | JP2734465B2 (ja) |
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- 1991-04-10 JP JP3104856A patent/JP2734465B2/ja not_active Expired - Lifetime
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1994
- 1994-08-26 US US08/296,994 patent/US5572676A/en not_active Expired - Fee Related
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Also Published As
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| JP2734465B2 (ja) | 1998-03-30 |
| US5572676A (en) | 1996-11-05 |
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