JPH022444A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は機械制御等の同時処理が可能な、かつデータ転
送機能が強力なマイクロコンピュータに関するものであ
る。

（ロ）従来の技術 マイクロコンピュータがある時刻に実行できるプログラ
ムは１つだけであるため、機械制御等のようにマイクロ
コンピュータに複数の周辺機器が接続されるときには割
込機能を利用して同時処理がおこなわれている。

しかし、マイクロコンピュータが自身の処理を中断し周
辺機器のための処理を行う割込手続きは複雑であり、周
辺機器よりデータが出力される都度割込手続きを行うと
、マイクロコンピュータはその手続きのみに追われるこ
とにもなりかねないという問題がある。また、マイクロ
コンビエータが自身のプログラムの処理に時間がかかる
か他の割込の処理をしていると、周辺機器の中には先の
データが受は付けられる前に次のデータを出力してしま
うという問題もある。

ところで、周辺機器からのデータの中には全てのデータ
が揃ってからでないと意味のないものもあり、またマイ
クロコンピュータから周辺機器に出力するデータの中に
は予めプログラムされたデータを周期的に出力すれば良
いものもあるが、前記したマイクロコンピュータの厳し
い環境を考えると、これらをその都度割込機能を利用し
て処理することは非能率である。

（ハ）発明が解決しようとする課題 本発明は上記した従来のマイクロコンピュータの欠点を
改良することを目的としており、割込手続きなく周辺機
器より複数のデータを受は付け、または周辺機器に複数
のデータを出力し、−度の割込手続きによってまたは割
込手続きなく処理することにより、マイクロコンピュー
タの処理能率を改善しようとするものである。

（ニ）課題を解決するための手段 上記した問題の解決のため、本発明のマイクロコンピュ
ータはＦＩＦＯレジスタ（５）と、イベントを選択する
マルチプレクサ（９）と、前記ＦＩＦＯレジスタ（５）
と周辺制御回路（１）〜（４）間のデータの入出力を行
う専用データバス（６）及び（７）と、前記ＦＩＦＯレ
ジスタ（５）と周辺制御回路（１）〜（４）間のデータ
の入出力及び前記マルチプレクサ（９）を制御するフン
トロールレジスタ（８）とヲ内蔵するものである。

（ネ）作用 上記のように構成きれる本発明は、コントロールレジス
タ（８）にセットされたデータ及び該コントロールレジ
スタ（８）により制御されるマルチプレクサ（９）の出
力により周辺制御回路（１）〜（４）の選択と入出力の
ための専用データバス（６）　、　（７）の選択が行わ
れると共に、マルチプレクサ（９）から出力きれるイベ
ント信号により周辺制御回路、とＦＩＦＯレジスタ（５
）間のデータの入出力が行われるため、プロセッサ機能
と独立に周辺機器とのデータの転送を行うことができる
ものである。

（へ）実施例 以下、この発明の実施例を図面を参照して説明する。な
お、図面はマイクロコンピュータの周辺制御回路部のみ
を示しており、プロセッサ部は省略されている。図面に
おいて（１）〜（４）は周辺制御回路であって、（１）
はシリアル入出力ボート、（２）はタイマ、（３）及び
（４＞−！ｔパラレル入出力ポート、（５）はＦ　Ｉ　
ＦＯレジスタ、（６）及び（７）は専用データバス、（
８）はコントロールレジスタ、（９）はマルチプレクサ
、（１０）は内部データバスである。

初めに本発明により付加されるフントロールレジスタ（
８）とマルチプレクサ（９）につき説明する。

フントロールレジスタ（８）の上位３ビツトは最高８種
までのイベントを選択するものである。ただし、以下の
説明で使用きれるこの上位３ビツトの値はイベントを区
別するための便宜的なものである。また、最下位ビット
は専用バス（６）と（７）の選択に使用され、中間の４
ビツトはＦＩＦＯレジスタ（５）に接続する周辺制御回
路（１）〜（４）の選択に使用される。なおフントロー
ルレジスタ（８）のビット１〜４が全てＯの時には、こ
れらがそれぞれ入力きれるアンドゲートＧ□〜Ｇ、４の
出力は０となり、アンドゲートＧｌｌ〜Ｇ１４及びＧＭ
１〜ＧＡ４の出力も０となり、専用データバス（６）及
び（７）は閉鎖され、よって本発明のマイクロコンピュ
ータはシリアル入出力ポート（１）、タイマ（２）、パ
ラレル入出力ボート（３）及び（４）を内蔵する従来の
マイクロコンピュータと同様の構造を有することになる
ものである。

マルチプレクサ（９）には周辺制御回路（１）〜（４）
に接続される周辺機器より、“シリアル入出力ポート（
１）が１フレームのデータ通信を終了”、“ＩＮＴ端子
のエツジ検出”Ｗ端子の立ち下がりエツジ検出”あるい
は“タイマのオーバフローを検出”等のイベント信号が
入力されている。そして前記コントロールレジスタ（８
）のビット５〜７のデータに基づいて、それらのイベン
ト信号より１つを選択しアンドゲートＣａｔ〜Ｇ□に出
力する。

なお、図面には１６ワードのＦＩＦＯレジスタ（５）が
示されているが任意の容量とすることができ、あるいは
必要に応じてデータ蓄積量を示すフラグや再読み出し機
能の付加されたものが使用される。

本発明のマイクロコンピュータは、上述したフントロー
ルレジスタの設定により多様な応用が可能である。以下
、その代表的な応用例に基づき実施例を説明する。

フントロールレジスタ（８）に２３Ｈ（００１０００１
１）がセットされると、該フントロールレジスタ（８）
の上位３ビツトにより制御されるマルチプレクサ（９）
は各種イベントの中から“シリアル入出力ボート（１）
が１フレームのデータ通信を終了”を選択する。したが
って、いまシリアル入出力ボート（１）に接続きれる周
辺機器がシリアル入出力ボート（１）に１フレームのデ
ータ通信を終了すると、マルチプレクサ（９〉はアンド
ゲートＧ、１〜Ｇ！４に１を出力する。アンドゲートＧ
□〜Ｇｔｈ４には前記コントロールレジスタ（８）のビ
ット１〜４のデータ１，０，０．０もそれぞれ入力され
ており、アンドゲートＧｔｌの出力を１に、アンドゲー
トＧｔ！〜Ｇ！４の出力をＯにする。よってアンドゲー
トＧ８．〜ＧＩ４の出力は０となる。またアンドゲート
Ｃａｔ〜ＧＡ４には前記コントロールレジスタ（８）の
ビットＯの出力１をインバータ（１１）により反転した
出力０が入力されており、これらアンドゲートＧ、□〜
Ｇ１４の出力はＯとなる。よってアンドゲートＧ□の出
力１とコントロールレジスタ（８）のビット０の出力１
が入力されるアンドゲートＧｌｌの出力のみが１となり
、シリアル入出力ボート（１）に専用データバス（６）
を開放する。さらに前記したマルチプレクサ（９）のイ
ベント出力はＦＩＦＯレジスタ（５）の制御端子に接続
されており、シリアル入出力ボート（１）のデータは専
用データバス（６）を介してＦＩＦＯレジスタ（５）に
格納される。

以上の動作はＦＩＦＯレジスタ（５）が−杯になるまで
連続して行われ、必要あればＦＩＦＯレジスタ（５）の
フラグによりＦＩＦＯレジスタ（５）のデータを一度マ
イクロコンピュータ本体に取り込み、再度ＦＩＦＯレジ
スタ（５）が−杯になるまで繰り返して行うことができ
る。芒て、マイクロコンビエータは自身の処理を終了し
次の処理に入るまでの時間に、前記ＦＩＦＯレジスタ（
５）のデータを読み出し、それが単なるデータである場
合には所定のメモリ領域に格納しまたは利用するが、そ
のデータが割込ベクタである場合にはプライオリティの
ない割込待ち行列として機能するものである。

続いて、コントロールレジスタ（８）に２２Ｈ（００１
０００１０）がセットされると、コントロールレジスタ
（８）のビットＯがＯであるためアンドゲートＧ１１−
Ｇｉ４の出力は全てＯとなり専用データバス（６）は閉
鎖される。これに対し、ビットＯの出力Ｏを入力するイ
ンバータ（１１）はアンドゲートＧ、、’−Ｇ、、に１
を出力し、アンドゲートＧ、１の出力１が入力されるア
ンドゲートＧ、１の出力のみを１とし、シリアル入出力
ボート（１）に専用データバス（７）を開放する。した
がって予めＦＩＦＯレジスタ（５）に格納されたデータ
は、イベント信号により前記例と同様にして、シリアル
入出力ボート（１）を介して外部装置に転送される。す
でに明らかなように上記した２例はデータ通信に好適で
ある。

さらに、コントロールレジスタ（８）に４５Ｈ（０１０
００１０１）がセットされると、マルチプレクサ（９）
は“ＩＮＴ端子のエツジを検出”なるイベントを選択す
る。またその下位の５ビツトにより、アンドゲートＧＩ
！の出力のみが１となり、タイマ（２）に専用データバ
ス（６）を開放する。

ここで、リモコン回路の出力がマイクロコンピュータの
ＩＮＴ端子に接続されておれば、ＩＮＴ端子がハイレベ
ルの時間をタイマがデータとしてＦＩＦＯレジスタ（５
）あるいは内部データバス（１０）に出力するため、リ
モコン出力が容易に測定できることになる。

さらにまた、コントロールレジスタ（８）に８８Ｈ（１
０００１０００）がセットされると、コントロールレジ
スタ（８）の上位３ビツトは“タイマ（２）のオーバフ
ロー検出”なるイベントを選択し、マルチプレクサ（９
）からはタイマ（２）の周期的なオーバフロー信号が出
力される。したがってアントケートＧ、は、コントロー
ルレジスタ（８）のビット３の出力１と前記マルチプレ
クサ（９）の周期パルスが入力されるため周期的に１を
出力する、きらに、コントロールレジスタ（８）のビッ
トＯがＯであるため、インバータ（１１）は１を出力し
、このインバータ（１１）の１出力と前記アンドゲート
Ｇ１．の周期パルスが入力されるアンドゲートＧ□は周
期的に専用データバス（７）とパラレル入出力ボート（
３）とを接続する。よって、ＦＩＦＯレジスタ（５）に
ステッピングモータの制御に使用きれるデータ、例えば
ＥＯＨ，７０Ｈ，３８Ｈ，ＩＣＨ，ＯＥＨ，０７Ｈ，８
３Ｈ，ＣＩＨを予めセットしておけば、マルチプレクサ
（９）の周期パルスによりＦＩＦＯレジスタ（５）はそ
のデータを順次パラレル入出力ボート（３）に出力し、
ステッピングモータを制御することができる。また本例
において、ＦＩＦＯレジスタ（５）に予めセットするデ
ータをキースキャンに適合するものにすればキースキャ
ン信号を生成することができ、キーボード用ノマイクロ
コンピュータとしても好適である。

なお上記した応用例は本発明の多様な応用例の一部にす
ぎず、本発明の技術範囲を限定するものではない。

（ト）発明の効果 本発明のマイクロコンピュータは、プロセッサ機能と独
立にデータ転送が可能であり、プライオリティのない割
込待ち行列を持つマイクロコンピュータとして使用でき
るばかりか、リモコン制御、ステッピングモータ制御あ
るいはキーボード制御に適した汎用性の高いものである
。

【図面の簡単な説明】

図面は本発明のマイクロコンピュータの周辺制御回路部
のブロック図である。 １はシリアル入出力ボート、２はタイマ、３及び４はパ
ラレル入出力ボート、５はＦＩＦＯレジスタ、６及び７
は専用データバス、８はコントロールレジスタ、９はマ
ルチプレクサ、１０は内部データバスである。

Claims (3)

【特許請求の範囲】
1. （１）ＦＩＦＯレジスタと、イベントを選択するマルチ
   プレクサと、前記ＦＩＦＯレジスタと周辺制御回路間の
   データの入出力を行う専用データバスと、前記ＦＩＦＯ
   レジスタと周辺制御回路間のデータの入出力及び前記マ
   ルチプレクサを制御するコントロールレジスタとを内蔵
   するマイクロコンピュータ。
2. （２）前記周辺制御回路がタイマであることを特徴とす
   る特許請求の範囲第一項に記載のマイクロコンピュータ
   。
3. （３）前記ＦＩＦＯレジスタには周辺機器の制御データ
   が格納されることを特徴とする特許請求の範囲第一項に
   記載のマイクロコンピュータ。