JPH04312159A - システムクロック補償方式 - Google Patents
システムクロック補償方式Info
- Publication number
- JPH04312159A JPH04312159A JP3103545A JP10354591A JPH04312159A JP H04312159 A JPH04312159 A JP H04312159A JP 3103545 A JP3103545 A JP 3103545A JP 10354591 A JP10354591 A JP 10354591A JP H04312159 A JPH04312159 A JP H04312159A
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- Japan
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- clock
- system clock
- output
- central processing
- control circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】本発明は、デ−タ処理システムの
システムクロック補償方式に関する。
システムクロック補償方式に関する。
【０００２】
【従来の技術】システムバスを使用したデ−タ処理シス
テムでは、従来一般に、バスコントロ−ラや中央処理装
置等の特定の装置で発生したクロック信号をシステムバ
スに入力し、これをシステムクロックとしてシステム全
体のタイミングを取るようになっている。
テムでは、従来一般に、バスコントロ−ラや中央処理装
置等の特定の装置で発生したクロック信号をシステムバ
スに入力し、これをシステムクロックとしてシステム全
体のタイミングを取るようになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
方式においては、システムクロックとしてクロックを出
力する装置は１台だけに限定されており、この装置から
のクロックが停止すると、他の装置もタイミングが取れ
なくなり、システム全体が停止してしまうという不都合
がある。
方式においては、システムクロックとしてクロックを出
力する装置は１台だけに限定されており、この装置から
のクロックが停止すると、他の装置もタイミングが取れ
なくなり、システム全体が停止してしまうという不都合
がある。
【０００４】そこで、本発明のシステムクロック補償方
式は、システムクロックの停止が、システム全体の停止
とならないようにしたものである。
式は、システムクロックの停止が、システム全体の停止
とならないようにしたものである。
【０００５】
【課題を解決するための手段】本発明においては、ひと
つのデ−タ処理システム内に、システムクロックの発生
が可能な中央処理装置及び周辺装置を複数台設け、通常
は中央処理装置からシステムクロックをシステムバスに
供給する。各周辺装置は中央処理装置からのシステムク
ロックを監視しておりこのシステムクロックが停止した
場合には予め決められた周辺装置がシステムクロックの
供給を始める。
つのデ−タ処理システム内に、システムクロックの発生
が可能な中央処理装置及び周辺装置を複数台設け、通常
は中央処理装置からシステムクロックをシステムバスに
供給する。各周辺装置は中央処理装置からのシステムク
ロックを監視しておりこのシステムクロックが停止した
場合には予め決められた周辺装置がシステムクロックの
供給を始める。
【０００６】
【作用】上記のように構成された、本発明のシステムク
ロック補償方式においては、中央処理装置の故障により
システムクロックが停止しても、周辺装置がシステムク
ロックを発生させるため、システム全体が停止すること
はない。
ロック補償方式においては、中央処理装置の故障により
システムクロックが停止しても、周辺装置がシステムク
ロックを発生させるため、システム全体が停止すること
はない。
【０００７】
【実施例】以下本発明の実施例を図面に基づいて説明す
る。
る。
【０００８】図１は、本発明の実施例を示すブロック図
である。本実施例では中央処理装置であるＣＰＵ１と、
外部からのデ−タを取り込む入力ユニット２、システム
内部で処理したデ−タを外部へ出力する出力ユニット３
、及びデ−タ保持のためのメモリユニット４等の各種周
辺装置が、システムバス５により相互接続された構成を
持つ。また、本実施例では、入力されるデ−タはすべて
メモリ上のデ−タテ−ブルへ格納するため、万一、ＣＰ
Ｕ１が停止しても入力ユニット２からメモリユニット４
へのデ−タ転送は継続され、入力デ−タの欠損が起こら
ないようにしてある。
である。本実施例では中央処理装置であるＣＰＵ１と、
外部からのデ−タを取り込む入力ユニット２、システム
内部で処理したデ−タを外部へ出力する出力ユニット３
、及びデ−タ保持のためのメモリユニット４等の各種周
辺装置が、システムバス５により相互接続された構成を
持つ。また、本実施例では、入力されるデ−タはすべて
メモリ上のデ−タテ−ブルへ格納するため、万一、ＣＰ
Ｕ１が停止しても入力ユニット２からメモリユニット４
へのデ−タ転送は継続され、入力デ−タの欠損が起こら
ないようにしてある。
【０００９】システムバス５には、デ−タバス、アドレ
スバス、各種制御バス等の他にシステム全体の動作タイ
ミングを決めるためのシステムクロックがあり、すべて
の装置はシステムクロックをシステムクロック線６から
供給されている。
スバス、各種制御バス等の他にシステム全体の動作タイ
ミングを決めるためのシステムクロックがあり、すべて
の装置はシステムクロックをシステムクロック線６から
供給されている。
【００１０】本実施例のＣＰＵ１には、デ−タ処理を行
う機能と、システムバス５を制御する機能の両方が与え
られており、ＣＰＵ１がシステムバス５を制御しながら
デ−タ転送を行う。また、ＣＰＵ１のシステムバス５を
制御する機能のひとつとして、システムクロックを発生
するクロック制御回路７ａを持ち、システムクロック線
６を駆動するという機能がある。
う機能と、システムバス５を制御する機能の両方が与え
られており、ＣＰＵ１がシステムバス５を制御しながら
デ−タ転送を行う。また、ＣＰＵ１のシステムバス５を
制御する機能のひとつとして、システムクロックを発生
するクロック制御回路７ａを持ち、システムクロック線
６を駆動するという機能がある。
【００１１】一方、入力ユニット２、出力ユニット３、
メモリユニット４等の周辺装置のうち、入力ユニット２
にもクロック制御回路７ｂが実装されており、ＣＰＵ１
と入力ユニット２のどちらのクロック制御回路７ａ又は
７ｂの出力でも、システムの動作が可能となっており、
通常はＣＰＵ１の発生するシステムクロックを利用して
おり、このシステムクロックが停止した場合には、入力
ユニット２のクロック制御回路７ｂの出力がシステムク
ロックとして使用されるようにしてある。本実施例では
、ＣＰＵ１及び入力ユニット２にだけクロック制御回路
７ａ及び７ｂを実装しているが、出力ユニット３及びメ
モリユニット４にもクロック制御回路を実装することも
可能である。尚、本実施例ではＣＰＵ１からのシステム
クロック停止が発生しても、常に入力ユニット２からメ
モリユニット４へのデ−タ転送が可能なよう、特に入力
ユニット２にクロック制御回路７ｂが実装されている。
メモリユニット４等の周辺装置のうち、入力ユニット２
にもクロック制御回路７ｂが実装されており、ＣＰＵ１
と入力ユニット２のどちらのクロック制御回路７ａ又は
７ｂの出力でも、システムの動作が可能となっており、
通常はＣＰＵ１の発生するシステムクロックを利用して
おり、このシステムクロックが停止した場合には、入力
ユニット２のクロック制御回路７ｂの出力がシステムク
ロックとして使用されるようにしてある。本実施例では
、ＣＰＵ１及び入力ユニット２にだけクロック制御回路
７ａ及び７ｂを実装しているが、出力ユニット３及びメ
モリユニット４にもクロック制御回路を実装することも
可能である。尚、本実施例ではＣＰＵ１からのシステム
クロック停止が発生しても、常に入力ユニット２からメ
モリユニット４へのデ−タ転送が可能なよう、特に入力
ユニット２にクロック制御回路７ｂが実装されている。
【００１２】図２にクロック制御回路７ａ又は７ｂの一
例を示す。
例を示す。
【００１３】クロック発生器９は、矩形波発生器１２で
発生した矩形波を分周器１３で分周し、システムクロッ
クとして使用する周波数の２倍の周波数を作り出す。ク
ロック検出器１０は、ワンショットマルチバイブレ−タ
１４で構成されており、システムクロックが容量Ｃ１と
抵抗Ｒ１で決まる時間より長時間にわたって途切れると
、システムクロック断と判定し、その出力を低レベルか
ら高レベルに反転させて、切替器１１のＤフリップフロ
ップ１５をトリガする。切替器１１はＤフリップフロッ
プ１５、Ｔフリップフロップ１６及びＮＯＲゲ−ト１７
、ゲ−ト１８によって構成され、クロック検出器１０の
出力を受けて動作する。
発生した矩形波を分周器１３で分周し、システムクロッ
クとして使用する周波数の２倍の周波数を作り出す。ク
ロック検出器１０は、ワンショットマルチバイブレ−タ
１４で構成されており、システムクロックが容量Ｃ１と
抵抗Ｒ１で決まる時間より長時間にわたって途切れると
、システムクロック断と判定し、その出力を低レベルか
ら高レベルに反転させて、切替器１１のＤフリップフロ
ップ１５をトリガする。切替器１１はＤフリップフロッ
プ１５、Ｔフリップフロップ１６及びＮＯＲゲ−ト１７
、ゲ−ト１８によって構成され、クロック検出器１０の
出力を受けて動作する。
【００１４】クロック検出器１０、切替器１１は、ＣＰ
Ｕ１のクロック制御回路７ａにも、入力ユニット２のク
ロック制御回路７ｂにも共通に使用できるようスイッチ
ＳＷ１が設けられており、スイッチＳＷ１を端子Ｍ側に
切り換えることでクロック制御回路７ａと、端子Ｓ側に
切り換えることで、クロック制御回路７ｂ側と、それぞ
れ接続できる。
Ｕ１のクロック制御回路７ａにも、入力ユニット２のク
ロック制御回路７ｂにも共通に使用できるようスイッチ
ＳＷ１が設けられており、スイッチＳＷ１を端子Ｍ側に
切り換えることでクロック制御回路７ａと、端子Ｓ側に
切り換えることで、クロック制御回路７ｂ側と、それぞ
れ接続できる。
【００１５】ここで、スイッチＳＷ１を端子Ｍ側に切り
換えた場合の動作を図３を参照して説明する。
換えた場合の動作を図３を参照して説明する。
【００１６】電源投入後、分周器１３からはＣＬ１の波
形で表されるクロックが出力される。一方クロック制御
回路７ａのワンショトマルチバイブレ−タ１４、Ｄフリ
ップフロップ１５にはリセット信号ＲＥＳが入力された
状態となっており、Ｔフリップフロップ１６はセットさ
れ、ゲ−ト１８は開状態となるため、分周器１３の出力
ＣＬ１の１／２の周波数のシステムクロックＣＬ２が出
力されている状態となる。その後、リセット入力が解除
されると自分の発生したシステムクロックＣＬ２により
、ワンショットマルチバイブレ−タ１４はトリガされ、
その出力ＭＯは低レベルに反転するが、Ｄフリップフロ
ップ１５はワンショットマルチバイブレ−タ１４の出力
ＭＯが低レベルから高レベルに反転した場合にのみトリ
ガされるため、Ｄフリップフロップ１５の出力ＦＯＨは
リセット中と同じ状態を保持し、ゲ−ト１８の出力ＧＯ
は、システムクロックＣＬ２を出力し続ける。そして何
らかの原因でゲ−ト１８の出力ＧＯが途切れ、容量Ｃ１
と抵抗Ｒ１で決まる時間ｔ１ の間、次のシステムクロ
ックが検出されないとクロック検出器１０は、ワンショ
ットマルチバイブレ−タ１４の出力ＭＯを低レベルから
高レベルに反転させるため、Ｄフリップフロップ１５の
出力ＦＯＨは高レベルとなって、Ｔフリップフロップ１
６はリセットされ、その出力ＣＬ２は高レベルとなりＮ
ＯＲゲ−ト１７は閉じられてシステムクロックの送出は
停止する。尚、本実施例におけるＣＰＵ１のクロック検
出器１０ではｔ１ を１．５μｓｅｃとし、システムク
ロックは１ＭＨｚとしてある。
形で表されるクロックが出力される。一方クロック制御
回路７ａのワンショトマルチバイブレ−タ１４、Ｄフリ
ップフロップ１５にはリセット信号ＲＥＳが入力された
状態となっており、Ｔフリップフロップ１６はセットさ
れ、ゲ−ト１８は開状態となるため、分周器１３の出力
ＣＬ１の１／２の周波数のシステムクロックＣＬ２が出
力されている状態となる。その後、リセット入力が解除
されると自分の発生したシステムクロックＣＬ２により
、ワンショットマルチバイブレ−タ１４はトリガされ、
その出力ＭＯは低レベルに反転するが、Ｄフリップフロ
ップ１５はワンショットマルチバイブレ−タ１４の出力
ＭＯが低レベルから高レベルに反転した場合にのみトリ
ガされるため、Ｄフリップフロップ１５の出力ＦＯＨは
リセット中と同じ状態を保持し、ゲ−ト１８の出力ＧＯ
は、システムクロックＣＬ２を出力し続ける。そして何
らかの原因でゲ−ト１８の出力ＧＯが途切れ、容量Ｃ１
と抵抗Ｒ１で決まる時間ｔ１ の間、次のシステムクロ
ックが検出されないとクロック検出器１０は、ワンショ
ットマルチバイブレ−タ１４の出力ＭＯを低レベルから
高レベルに反転させるため、Ｄフリップフロップ１５の
出力ＦＯＨは高レベルとなって、Ｔフリップフロップ１
６はリセットされ、その出力ＣＬ２は高レベルとなりＮ
ＯＲゲ−ト１７は閉じられてシステムクロックの送出は
停止する。尚、本実施例におけるＣＰＵ１のクロック検
出器１０ではｔ１ を１．５μｓｅｃとし、システムク
ロックは１ＭＨｚとしてある。
【００１７】次に、スイッチＳＷ１を端子Ｓ側に切り換
えた場合の動作を図４を参照しながら説明する。リセッ
ト状態では、ＮＯＲゲ−ト１７の出力が低レベルとなっ
ているため、Ｔフリップフロップ１６はリセットされ、
ゲ−ト１８は閉じられるため、分周器１３の出力ＣＬ１
はＴフリップフロップ１６によってその出力を禁止され
、高レベルのままとなり、かつ、ゲ−ト１８からシステ
ムクロックは送出されない。その後、リセット信号が解
除されると、すでにＣＰＵ１のクロック制御回路７ａに
よりシステムクロックが供給されているため、ワンショ
ットマルチバイブレ−タ１４はトリガされて、出力ＭＯ
は低レベルに反転するが、Ｄフリップフロップ１５は前
述の説明と同様にリセット状態を保持し、システムクロ
ック線６からシステムクロックを取り込んで、ロ−カル
クロックとして使用するだけとなる。そして、システム
クロックが供給されない状態が、１．５μｓｅｃ以上継
続した場合には、ワンショットマルチバイブレ−タ１４
の出力ＭＯが低レベルから高レベルに反転し、Ｄフリッ
プフロップ１５の出力ＦＯＬは高レベルから低レベルに
反転するため、Ｔフリップフロップ１６の出力ＣＬ２は
システムクロックを出力し、ゲ−ト１８はこれを通過さ
せて、システムクロックの補償動作を行う。
えた場合の動作を図４を参照しながら説明する。リセッ
ト状態では、ＮＯＲゲ−ト１７の出力が低レベルとなっ
ているため、Ｔフリップフロップ１６はリセットされ、
ゲ−ト１８は閉じられるため、分周器１３の出力ＣＬ１
はＴフリップフロップ１６によってその出力を禁止され
、高レベルのままとなり、かつ、ゲ−ト１８からシステ
ムクロックは送出されない。その後、リセット信号が解
除されると、すでにＣＰＵ１のクロック制御回路７ａに
よりシステムクロックが供給されているため、ワンショ
ットマルチバイブレ−タ１４はトリガされて、出力ＭＯ
は低レベルに反転するが、Ｄフリップフロップ１５は前
述の説明と同様にリセット状態を保持し、システムクロ
ック線６からシステムクロックを取り込んで、ロ−カル
クロックとして使用するだけとなる。そして、システム
クロックが供給されない状態が、１．５μｓｅｃ以上継
続した場合には、ワンショットマルチバイブレ−タ１４
の出力ＭＯが低レベルから高レベルに反転し、Ｄフリッ
プフロップ１５の出力ＦＯＬは高レベルから低レベルに
反転するため、Ｔフリップフロップ１６の出力ＣＬ２は
システムクロックを出力し、ゲ−ト１８はこれを通過さ
せて、システムクロックの補償動作を行う。
【００１８】ここで、入力ユニット２においても、監視
時間幅を１．５μｓｅｃとしているのは、回路の共通化
と補償完了までの時間の短縮が目的であるが、実際には
、システムクロック線６が過渡状態を経て、システムク
ロックが除かれた定常状態に遷移するまでの時間が必要
なことや、ＣＰＵ１側のクロック制御回路７ａが動作を
完了するまでの時間が、素子によるバラツキで変化する
ことなどを考慮して、ＮＯＲゲ−ト１６の入力側に容量
Ｃ２と抵抗Ｒ２から成る積分回路を挿入し、遅延時間（
約０．８μｓｅｃ程度）を確保している。この抵抗Ｒ２
は調整可能であるため、３台以上のクロック制御回路を
使用するシステムでは、この抵抗Ｒ２を調整して切替器
１１の切替時間を調整するようにする。この積分回路は
、スイッチＳＷ１を端子Ｍ側に切り換えた場合には機能
せず、端子Ｓ側に切り換えた場合に機能するようにして
ある。
時間幅を１．５μｓｅｃとしているのは、回路の共通化
と補償完了までの時間の短縮が目的であるが、実際には
、システムクロック線６が過渡状態を経て、システムク
ロックが除かれた定常状態に遷移するまでの時間が必要
なことや、ＣＰＵ１側のクロック制御回路７ａが動作を
完了するまでの時間が、素子によるバラツキで変化する
ことなどを考慮して、ＮＯＲゲ−ト１６の入力側に容量
Ｃ２と抵抗Ｒ２から成る積分回路を挿入し、遅延時間（
約０．８μｓｅｃ程度）を確保している。この抵抗Ｒ２
は調整可能であるため、３台以上のクロック制御回路を
使用するシステムでは、この抵抗Ｒ２を調整して切替器
１１の切替時間を調整するようにする。この積分回路は
、スイッチＳＷ１を端子Ｍ側に切り換えた場合には機能
せず、端子Ｓ側に切り換えた場合に機能するようにして
ある。
【００１９】図５には、本発明の他の例をしめす。本実
施例では、ＣＰＵ１にシステムバス５を制御させている
が、専用のシステムバスコントロ−ラ８を用いて、この
バスコントロ−ラ８にクロック制御回路７ｃを持たせ、
ＣＰＵ１のクロック制御回路７ａがこの補償を行うよう
な変形も可能である。
施例では、ＣＰＵ１にシステムバス５を制御させている
が、専用のシステムバスコントロ−ラ８を用いて、この
バスコントロ−ラ８にクロック制御回路７ｃを持たせ、
ＣＰＵ１のクロック制御回路７ａがこの補償を行うよう
な変形も可能である。
【００２０】
【発明の効果】以上説明したように、本発明によればシ
ステムクロックを補償することが可能となるため、シス
テムクロック停止に伴うデ−タ処理システム全体の停止
を防止でき、特にデ−タ収集用のサブシステム等では、
デ−タの取りこぼしや欠損を著しく減少させることが可
能となる。
ステムクロックを補償することが可能となるため、シス
テムクロック停止に伴うデ−タ処理システム全体の停止
を防止でき、特にデ−タ収集用のサブシステム等では、
デ−タの取りこぼしや欠損を著しく減少させることが可
能となる。
【図１】本発明のブロック図である。
【図２】クロック制御回路を示す回路図である。
【図３】クロック制御回路のスイッチＳＷ１を端子Ｍ側
に切り換えた場合のタイムチャ−トである。
に切り換えた場合のタイムチャ−トである。
【図４】クロック制御回路のスイッチＳＷ１を端子Ｓ側
に切り換えた場合のタイムチャ−トである。
に切り換えた場合のタイムチャ−トである。
【図５】本発明の他の例である。
１ 中央処理装置（ＣＰＵ）
２ 周辺装置（入力ユニット）
３ 周辺装置（出力ユニット）
４ 周辺装置（メモリユニット）５ シス
テムバス ６ システムクロック線 ７ａ クロック制御回路 ７ｂ クロック制御回路 ９ クロック発生器 １０ クロック検出器 １１ 切替器
テムバス ６ システムクロック線 ７ａ クロック制御回路 ７ｂ クロック制御回路 ９ クロック発生器 １０ クロック検出器 １１ 切替器
Claims (1)
- 【請求項１】 中央処理装置と、該中央処理装置との
間でデ−タの授受を行う周辺装置があって、上記中央処
理装置と上記周辺装置は、システムバスにより接続され
ており、上記中央処理装置及び上記周辺装置は、上記シ
ステムバス中のシステムクロックを利用して動作するよ
うに構成されたデ−タ処理システムにおいて、上記中央
処理装置及び上記周辺装置のうち、２以上の装置がシス
テムクロックを発生させるためのクロック発生器と、上
記システムバス上のシステムクロックの有無を検出する
クロック検出器と、上記システムバス上のクロックが無
くなった場合に上記クロック検出器からの信号を受けて
、上記クロック発生器で発生したクロックを上記システ
ムバス中に入力するように動作する切替器とから成るク
ロック制御回路を有し、平常時には上記中央処理装置か
らシステムクロックを供給し、このシステムクロックが
停止した場合には上記周辺装置よりシステムクロックを
供給するようにしたことを特徴とする、システムクロッ
ク補償方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3103545A JPH04312159A (ja) | 1991-04-10 | 1991-04-10 | システムクロック補償方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3103545A JPH04312159A (ja) | 1991-04-10 | 1991-04-10 | システムクロック補償方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312159A true JPH04312159A (ja) | 1992-11-04 |
Family
ID=14356810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3103545A Pending JPH04312159A (ja) | 1991-04-10 | 1991-04-10 | システムクロック補償方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04312159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014236478A (ja) * | 2013-06-05 | 2014-12-15 | 株式会社デンソー | クロック信号供給システム、予備クロック信号出力装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148232A (ja) * | 1974-10-23 | 1976-04-24 | Hitachi Ltd | Kurotsukuhatsuseikino dokikahoshiki |
-
1991
- 1991-04-10 JP JP3103545A patent/JPH04312159A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148232A (ja) * | 1974-10-23 | 1976-04-24 | Hitachi Ltd | Kurotsukuhatsuseikino dokikahoshiki |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014236478A (ja) * | 2013-06-05 | 2014-12-15 | 株式会社デンソー | クロック信号供給システム、予備クロック信号出力装置 |
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