JPH04312945A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04312945A JPH04312945A JP351991A JP351991A JPH04312945A JP H04312945 A JPH04312945 A JP H04312945A JP 351991 A JP351991 A JP 351991A JP 351991 A JP351991 A JP 351991A JP H04312945 A JPH04312945 A JP H04312945A
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- JP
- Japan
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- semiconductor device
- latch circuit
- terminal
- input
- terminals
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に一部の入出力端子を使用し部分的に試験を可能とした
半導体装置に関する。
に一部の入出力端子を使用し部分的に試験を可能とした
半導体装置に関する。
【０００２】近年、コンピュータシステム等の高速化、
大容量化に伴い、半導体装置のチップも大規模になって
きている。半導体装置では、その規模の拡大と共に入出
力端子として構成されるＩ／Ｏピンの本数も多くなり、
これらの性能試験を行なうための試験装置も複雑化、大
型化している。
大容量化に伴い、半導体装置のチップも大規模になって
きている。半導体装置では、その規模の拡大と共に入出
力端子として構成されるＩ／Ｏピンの本数も多くなり、
これらの性能試験を行なうための試験装置も複雑化、大
型化している。
【０００３】
【従来技術】従来の半導体装置では、その製品完成時等
における試験の際には、試験装置のＩ／Ｏピンから被試
験半導体装置のチップに配されている全てのＩ／Ｏピン
を介して内部回路の作動のための信号を与え、またこれ
から作動信号を検出していた。従って、半導体装置の試
験においては、この被試験半導体装置のＩ／Ｏピン数と
対応する数以上のＩ／Ｏピンを備える試験装置を使用す
ることとしていた。
における試験の際には、試験装置のＩ／Ｏピンから被試
験半導体装置のチップに配されている全てのＩ／Ｏピン
を介して内部回路の作動のための信号を与え、またこれ
から作動信号を検出していた。従って、半導体装置の試
験においては、この被試験半導体装置のＩ／Ｏピン数と
対応する数以上のＩ／Ｏピンを備える試験装置を使用す
ることとしていた。
【０００４】
【発明が解決しようとする課題】従来の半導体装置の試
験の場合、Ｉ／Ｏピン数がこれまでより多い新規な大型
チップからなる半導体装置を開発すると、手持ちの試験
装置ではＩ／Ｏピン数が不足することがあり、そのよう
な場合には、所要のピン数を備える新たな試験装置をそ
の度毎に製作したり、あるいは手持ちの試験装置を改造
する必要があった。このため試験装置の設計、製作或い
は改造等に多くの時間、費用及び人手を費やすという問
題があり、特に製作個数のさほど多くない試作品等の半
導体装置の場合には大きな問題となっていた。
験の場合、Ｉ／Ｏピン数がこれまでより多い新規な大型
チップからなる半導体装置を開発すると、手持ちの試験
装置ではＩ／Ｏピン数が不足することがあり、そのよう
な場合には、所要のピン数を備える新たな試験装置をそ
の度毎に製作したり、あるいは手持ちの試験装置を改造
する必要があった。このため試験装置の設計、製作或い
は改造等に多くの時間、費用及び人手を費やすという問
題があり、特に製作個数のさほど多くない試作品等の半
導体装置の場合には大きな問題となっていた。
【０００５】従って本発明は、上記問題に鑑み、入出力
端子数の多い新規な半導体装置を開発した際においても
、新たに試験装置の製作を要すること無く試験が可能な
半導体装置を提供することを目的とする。
端子数の多い新規な半導体装置を開発した際においても
、新たに試験装置の製作を要すること無く試験が可能な
半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】図１は本発明の原理図で
ある。同図において、１は半導体チップ、２は入出力端
子、３はラッチ回路、Ａ、Ｂは分割された各領域、Ａ１
、Ｂ１は各領域の内部、４ａ、４ｂは領域間の境界を通
過する一対の配線である。
ある。同図において、１は半導体チップ、２は入出力端
子、３はラッチ回路、Ａ、Ｂは分割された各領域、Ａ１
、Ｂ１は各領域の内部、４ａ、４ｂは領域間の境界を通
過する一対の配線である。
【０００７】前記目的を達成するため、本発明の半導体
装置では図１に示したように、多数の入出力端子２を有
する半導体装置において、チップ内部を複数の領域Ａ、
Ｂに分割し、該各領域間Ａ、Ｂの境界を通過する配線４
ａ、４ｂにラッチ回路３を介在させ、該ラッチ回路３は
、選択的にバイパス可能であると共に前記入出力端子２
の一部を介して制御可能な書込み回路、読出し回路及び
アドレスを備えるように構成する。
装置では図１に示したように、多数の入出力端子２を有
する半導体装置において、チップ内部を複数の領域Ａ、
Ｂに分割し、該各領域間Ａ、Ｂの境界を通過する配線４
ａ、４ｂにラッチ回路３を介在させ、該ラッチ回路３は
、選択的にバイパス可能であると共に前記入出力端子２
の一部を介して制御可能な書込み回路、読出し回路及び
アドレスを備えるように構成する。
【０００８】
【作用】試験を行なう一部領域Ａ又はＢのための入出力
端子２と試験装置の入出力端子とを接続して、当該領域
の内部回路Ａ１、Ｂ１の作動に必要な信号の設定及び作
動の検出を行ない、更に、隣接する領域Ｂ又はＡとの境
界を通過する配線４ａ、４ｂ上での必要な信号の設定及
び検出は、別の入出力端子２を介してアドレスが指定さ
れると共に必要な書込み及び読出しがなされるラッチ回
路３によって行なわれ、このラッチ回路３の制御を介し
て境界部での必要な信号の設定及び検出ができるので、
一部領域毎に試験が可能になる。一方、半導体装置の実
際の作動時には、このラッチ回路３をバイパスして通常
の作動状態を選択することができる。
端子２と試験装置の入出力端子とを接続して、当該領域
の内部回路Ａ１、Ｂ１の作動に必要な信号の設定及び作
動の検出を行ない、更に、隣接する領域Ｂ又はＡとの境
界を通過する配線４ａ、４ｂ上での必要な信号の設定及
び検出は、別の入出力端子２を介してアドレスが指定さ
れると共に必要な書込み及び読出しがなされるラッチ回
路３によって行なわれ、このラッチ回路３の制御を介し
て境界部での必要な信号の設定及び検出ができるので、
一部領域毎に試験が可能になる。一方、半導体装置の実
際の作動時には、このラッチ回路３をバイパスして通常
の作動状態を選択することができる。
【０００９】
【実施例】図面を参照して本発明を更に説明する。図２
は本発明の一実施例に係る半導体装置のチップの内部配
置を略図的に示す平面図である。同図においてこの半導
体装置では、チップ１の内部が二つの領域Ａ、Ｂに分割
され、各領域Ａ、Ｂ内には、チップ内部回路Ａ１、Ｂ１
内に夫々多数のゲートアレイ６ａ、６ｂが配されると共
に、チップ外周部にはＩ／Ｏ端子２ａ、２ｂが各領域毎
に区分されて配置されている。
は本発明の一実施例に係る半導体装置のチップの内部配
置を略図的に示す平面図である。同図においてこの半導
体装置では、チップ１の内部が二つの領域Ａ、Ｂに分割
され、各領域Ａ、Ｂ内には、チップ内部回路Ａ１、Ｂ１
内に夫々多数のゲートアレイ６ａ、６ｂが配されると共
に、チップ外周部にはＩ／Ｏ端子２ａ、２ｂが各領域毎
に区分されて配置されている。
【００１０】双方の領域Ａ、Ｂ間には境界を通過する図
示しないすべての配線に挿入されるラッチ回路３が配さ
れている。各ラッチ回路３を制御するためのＩ／Ｏ端子
は、各領域内のゲ−トアレイ６ａ、６ｂのＩ／Ｏ端子と
共に全て当該境界に隣接する夫々の領域Ａ、Ｂ内に配置
されており、いずれの領域Ａ、Ｂの試験においても夫々
の領域内のＩ／Ｏ端子２ａ、２ｂのみを試験装置のＩ／
Ｏ端子と接続することで必要な試験が行われる。
示しないすべての配線に挿入されるラッチ回路３が配さ
れている。各ラッチ回路３を制御するためのＩ／Ｏ端子
は、各領域内のゲ−トアレイ６ａ、６ｂのＩ／Ｏ端子と
共に全て当該境界に隣接する夫々の領域Ａ、Ｂ内に配置
されており、いずれの領域Ａ、Ｂの試験においても夫々
の領域内のＩ／Ｏ端子２ａ、２ｂのみを試験装置のＩ／
Ｏ端子と接続することで必要な試験が行われる。
【００１１】図３は、図２の半導体装置における領域境
界部の部分詳細図を示す平面略図である。同図において
、境界部Ｃに隣接する双方の領域の入出力ゲート５１ａ
〜５ｎａ、５１ｂ〜５ｎｂ間にはラッチ回路３１〜３ｎ
が配されており、対となって境界部Ｃを通過する配線４
１ａ、４１ｂ；〜４ｎａ、４ｎｂには、領域Ａから領域
Ｂに信号を伝える一の方向の対配線、例えば４２ａ及び
４２ｂと、逆に領域Ｂから領域Ａに信号を伝える他方向
の対配線、例えば４１ｂ及び４１ａとがあり、これら境
界通過配線間には夫々一つのラッチ回路３１〜３ｎが配
される。
界部の部分詳細図を示す平面略図である。同図において
、境界部Ｃに隣接する双方の領域の入出力ゲート５１ａ
〜５ｎａ、５１ｂ〜５ｎｂ間にはラッチ回路３１〜３ｎ
が配されており、対となって境界部Ｃを通過する配線４
１ａ、４１ｂ；〜４ｎａ、４ｎｂには、領域Ａから領域
Ｂに信号を伝える一の方向の対配線、例えば４２ａ及び
４２ｂと、逆に領域Ｂから領域Ａに信号を伝える他方向
の対配線、例えば４１ｂ及び４１ａとがあり、これら境
界通過配線間には夫々一つのラッチ回路３１〜３ｎが配
される。
【００１２】図４に本発明で採用されるラッチ回路の構
成の一例を示す。同図においてラッチ回路３は、補相出
力端子を備える１入力の第一論理和（ＯＲ）ゲートＯＲ
１、２〜３の入力端子を有する第二乃至第四論理和（Ｏ
Ｒ）ゲートＯＲ２〜ＯＲ４、否定和（ＮＯＲ）ゲートＮ
ＯＲ１および補相出力端子を有する３入力の論理積（Ａ
ＮＤ）ゲートＡＮＤ１を有する。
成の一例を示す。同図においてラッチ回路３は、補相出
力端子を備える１入力の第一論理和（ＯＲ）ゲートＯＲ
１、２〜３の入力端子を有する第二乃至第四論理和（Ｏ
Ｒ）ゲートＯＲ２〜ＯＲ４、否定和（ＮＯＲ）ゲートＮ
ＯＲ１および補相出力端子を有する３入力の論理積（Ａ
ＮＤ）ゲートＡＮＤ１を有する。
【００１３】第一ＯＲゲートＯＲ１は、入力端子がクロ
ック端子ＣＬＯＣＫに、正相出力端子が第二ＯＲゲート
ＯＲ２の一方の入力端子に、補相出力端子が第三ＯＲゲ
ートＯＲ３の第一の入力端子及び第四ＯＲゲ−トＯＲ４
の第一の入力端子に、夫々接続されている。第二ＯＲゲ
ートＯＲ２は、他方の入力端子がラッチ信号入力端子Ｉ
Ｎに、出力端子がＡＮＤゲートＡＮＤ１の第一の入力端
子に接続される。第三ＯＲゲートＯＲ３は、第二の入力
端子が、ラッチ回路に論理レベル“Ｈ”の信号を書き込
むためのＨレベル信号書込み端子（セット端子）ＳＥＴ
に、第三の入力端子がＡＮＤゲートＡＮＤ１の正相出力
端子に、また出力端子がＡＮＤゲートＡＮＤ１の第二の
入力端子に、夫々接続される。
ック端子ＣＬＯＣＫに、正相出力端子が第二ＯＲゲート
ＯＲ２の一方の入力端子に、補相出力端子が第三ＯＲゲ
ートＯＲ３の第一の入力端子及び第四ＯＲゲ−トＯＲ４
の第一の入力端子に、夫々接続されている。第二ＯＲゲ
ートＯＲ２は、他方の入力端子がラッチ信号入力端子Ｉ
Ｎに、出力端子がＡＮＤゲートＡＮＤ１の第一の入力端
子に接続される。第三ＯＲゲートＯＲ３は、第二の入力
端子が、ラッチ回路に論理レベル“Ｈ”の信号を書き込
むためのＨレベル信号書込み端子（セット端子）ＳＥＴ
に、第三の入力端子がＡＮＤゲートＡＮＤ１の正相出力
端子に、また出力端子がＡＮＤゲートＡＮＤ１の第二の
入力端子に、夫々接続される。
【００１４】第四ＯＲゲートＯＲ４は、第二の入力端子
がラッチ回路に論理レベル“Ｌ”の信号を書き込むため
のＬレベル信号書込み端子（スキャン・イン端子）ＳＣ
ＡＮＩＮに、第三の入力端子がアドレス端子ＡＤＤＲＥ
ＳＳに、出力端子がＡＮＤゲートＡＮＤ１の第三の入力
端子に、夫々接続される。ＮＯＲゲートＮＯＲ１は、第
一の入力端子がＡＮＤゲートＡＮＤ１の補相出力端子に
、第二の入力端子が前記アドレス端子ＡＤＤＲＥＳＳに
、出力端子が、ラッチ回路に保持されている信号を読み
出すための読出し端子（スキャン・アウト端子）ＳＣＡ
Ｎ ＯＵＴに、夫々接続される。ＡＮＤゲートＡＮＤ
１は上記入・出力端子の接続の他に、その正相出力端子
がラッチ信号出力端子ＯＵＴに接続されている。
がラッチ回路に論理レベル“Ｌ”の信号を書き込むため
のＬレベル信号書込み端子（スキャン・イン端子）ＳＣ
ＡＮＩＮに、第三の入力端子がアドレス端子ＡＤＤＲＥ
ＳＳに、出力端子がＡＮＤゲートＡＮＤ１の第三の入力
端子に、夫々接続される。ＮＯＲゲートＮＯＲ１は、第
一の入力端子がＡＮＤゲートＡＮＤ１の補相出力端子に
、第二の入力端子が前記アドレス端子ＡＤＤＲＥＳＳに
、出力端子が、ラッチ回路に保持されている信号を読み
出すための読出し端子（スキャン・アウト端子）ＳＣＡ
Ｎ ＯＵＴに、夫々接続される。ＡＮＤゲートＡＮＤ
１は上記入・出力端子の接続の他に、その正相出力端子
がラッチ信号出力端子ＯＵＴに接続されている。
【００１５】図５は、図４で示したラッチ回路３を、領
域境界部の詳細図として示した図３のラッチ回路３１〜
３ｎとして実際に採用した場合の当該境界部の配線を示
す回路略図である。各ラッチ回路３１〜３ｎのクロック
端子ＣＬＯＣＫ、セット端子ＳＥＴ、スキャン・イン端
子ＳＣＡＮ ＩＮ、スキャン・アウト端子ＳＣＡＮＯ
ＵＴは、夫々共通に接続されるとともに双方の領域Ａ、
Ｂ内に配される各信号ラインＬ１〜Ｌ４を介して双方の
領域Ａ、ＢのＩ／Ｏ端子２ａ、２ｂに接続されて外部に
取り出される。また、各ラッチ回路３のアドレス端子Ａ
ＤＤＲＥＳＳは、それぞれのアドレスラインＡＤＤ１〜
ＡＤＤｎを介して同様に双方の領域のＡ、Ｂ内のＩ／Ｏ
端子として外部に取り出される。各ラッチ回路の３１〜
３ｎのラッチ信号入力および出力端子ＩＮ、ＯＵＴは夫
々、信号伝達方向に従って領域Ａ側または領域Ｂ側から
出入りする各境界配線４１ａ〜４ｎａ、４１ｂ〜４ｎｂ
に接続されている。
域境界部の詳細図として示した図３のラッチ回路３１〜
３ｎとして実際に採用した場合の当該境界部の配線を示
す回路略図である。各ラッチ回路３１〜３ｎのクロック
端子ＣＬＯＣＫ、セット端子ＳＥＴ、スキャン・イン端
子ＳＣＡＮ ＩＮ、スキャン・アウト端子ＳＣＡＮＯ
ＵＴは、夫々共通に接続されるとともに双方の領域Ａ、
Ｂ内に配される各信号ラインＬ１〜Ｌ４を介して双方の
領域Ａ、ＢのＩ／Ｏ端子２ａ、２ｂに接続されて外部に
取り出される。また、各ラッチ回路３のアドレス端子Ａ
ＤＤＲＥＳＳは、それぞれのアドレスラインＡＤＤ１〜
ＡＤＤｎを介して同様に双方の領域のＡ、Ｂ内のＩ／Ｏ
端子として外部に取り出される。各ラッチ回路の３１〜
３ｎのラッチ信号入力および出力端子ＩＮ、ＯＵＴは夫
々、信号伝達方向に従って領域Ａ側または領域Ｂ側から
出入りする各境界配線４１ａ〜４ｎａ、４１ｂ〜４ｎｂ
に接続されている。
【００１６】試験中における各ラッチ回路の制御は次の
ように行われる（図４及び５参照）。ラッチ信号入力端
子ＩＮから入力される信号は、クロックラインＬ１をＬ
レベルにすることで、当該ラッチ回路３１〜３ｎ内に取
り込まれ、次にクロックラインＬ１をＨレベルにするこ
とでその後の信号入力が禁止される。
ように行われる（図４及び５参照）。ラッチ信号入力端
子ＩＮから入力される信号は、クロックラインＬ１をＬ
レベルにすることで、当該ラッチ回路３１〜３ｎ内に取
り込まれ、次にクロックラインＬ１をＨレベルにするこ
とでその後の信号入力が禁止される。
【００１７】各ラッチ回路３１〜３ｎは、アドレスライ
ンＡＤＤ１〜ＡＤＤｎをＨレベルにした上でセットライ
ンＬ２をＨレベルにすると、クロックラインＬ１のＨレ
ベルの期間中に、論理レベル“Ｈ”にするための書き込
みが行われる。またスキャン・インラインＬ３をＬレベ
ルにすると共に他のラッチ回路のアドレスラインをＨレ
ベルに保ったまま、当該ラッチ回路のアドレスラインを
Ｌレベルにすることで、クロックラインＬ１のＨレベル
の期間において論理レベル“Ｌ”にするための書き込み
が行われる。
ンＡＤＤ１〜ＡＤＤｎをＨレベルにした上でセットライ
ンＬ２をＨレベルにすると、クロックラインＬ１のＨレ
ベルの期間中に、論理レベル“Ｈ”にするための書き込
みが行われる。またスキャン・インラインＬ３をＬレベ
ルにすると共に他のラッチ回路のアドレスラインをＨレ
ベルに保ったまま、当該ラッチ回路のアドレスラインを
Ｌレベルにすることで、クロックラインＬ１のＨレベル
の期間において論理レベル“Ｌ”にするための書き込み
が行われる。
【００１８】ラッチ回路の現在の信号レベルの読み出し
は、他のラッチ回路のアドレスラインをＨレベルに保っ
たまま、読み出すラッチ回路のアドレスラインを順次に
Ｌレベルとし、スキャン・アウトラインＬ４の信号レベ
ルから読み出すことで行われる。
は、他のラッチ回路のアドレスラインをＨレベルに保っ
たまま、読み出すラッチ回路のアドレスラインを順次に
Ｌレベルとし、スキャン・アウトラインＬ４の信号レベ
ルから読み出すことで行われる。
【００１９】以上のように構成した半導体装置での作動
及び試験は次のように行われる。半導体装置が作動中の
時には、各ラッチ回路３１〜３ｎは、半導体装置内のラ
ッチ回路用クロックラインＬ１をＬレベルに維持するこ
とでアドレス、書込み回路及び読み出し回路がバイパス
されるため、各領域間の境界配線４１ａ〜４ｎａ、４１
ｂ〜４ｎｂ間での信号伝達は、第二ＯＲ回路ＯＲ２及び
ＡＮＤ回路ＡＮＤ１を介して行われる。従って、境界部
の信号伝達はラッチ回路の存在にも拘らず、従来の半導
体装置同様に行われる。
及び試験は次のように行われる。半導体装置が作動中の
時には、各ラッチ回路３１〜３ｎは、半導体装置内のラ
ッチ回路用クロックラインＬ１をＬレベルに維持するこ
とでアドレス、書込み回路及び読み出し回路がバイパス
されるため、各領域間の境界配線４１ａ〜４ｎａ、４１
ｂ〜４ｎｂ間での信号伝達は、第二ＯＲ回路ＯＲ２及び
ＡＮＤ回路ＡＮＤ１を介して行われる。従って、境界部
の信号伝達はラッチ回路の存在にも拘らず、従来の半導
体装置同様に行われる。
【００２０】半導体装置の試験を行う時には、試験を行
う一つの領域内に配置された全てのＩ／Ｏ端子と試験装
置のＩ／Ｏ端子とを接続し、他の領域内に配置された回
路素子及びＩ／Ｏ端子に関係なく試験が行われる。試験
装置内に配されたＣＰＵは試験の進行をプログラムに従
って制御し、各Ｉ／Ｏ端子を介して必要な信号を逐次入
力すると共に、これらから必要な信号を読みとり、その
領域にのみ限定した試験を行うことができる。
う一つの領域内に配置された全てのＩ／Ｏ端子と試験装
置のＩ／Ｏ端子とを接続し、他の領域内に配置された回
路素子及びＩ／Ｏ端子に関係なく試験が行われる。試験
装置内に配されたＣＰＵは試験の進行をプログラムに従
って制御し、各Ｉ／Ｏ端子を介して必要な信号を逐次入
力すると共に、これらから必要な信号を読みとり、その
領域にのみ限定した試験を行うことができる。
【００２１】例えば領域Ａにて試験を行うときには、領
域Ａから境界を通って領域Ｂに対して出力されるべき信
号は、ラッチ回路のスキャン・アウトラインＬ４での信
号をクロック信号及びアドレスに従って順次に読みとり
、また、領域Ｂから領域Ａに入力されるべき信号は、セ
ットラインＬ２又はスキャン・インラインＬ３から夫々
Ｈレベル又はＬレベルの信号をクロック信号及びアドレ
スに従って順次に与えることで試験中の領域Ａに与える
ことができる。
域Ａから境界を通って領域Ｂに対して出力されるべき信
号は、ラッチ回路のスキャン・アウトラインＬ４での信
号をクロック信号及びアドレスに従って順次に読みとり
、また、領域Ｂから領域Ａに入力されるべき信号は、セ
ットラインＬ２又はスキャン・インラインＬ３から夫々
Ｈレベル又はＬレベルの信号をクロック信号及びアドレ
スに従って順次に与えることで試験中の領域Ａに与える
ことができる。
【００２２】このようにして、例えば領域Ａのみの試験
を行った後にあらためて領域Ｂの試験を同様に行うとい
うように多数の各領域について夫々当該領域毎の試験を
行うことができる。従って、半導体装置全体の入・出力
端子数の如何に拘らず、各領域毎の入・出力端子数を一
定以下に抑えるように構成すれば、Ｉ／Ｏ端子数がそれ
ほど多くない手持ちの試験装置によってきわめて多数の
Ｉ／Ｏ端子を有する新規な大型チップの半導体装置につ
いての試験が可能となる。
を行った後にあらためて領域Ｂの試験を同様に行うとい
うように多数の各領域について夫々当該領域毎の試験を
行うことができる。従って、半導体装置全体の入・出力
端子数の如何に拘らず、各領域毎の入・出力端子数を一
定以下に抑えるように構成すれば、Ｉ／Ｏ端子数がそれ
ほど多くない手持ちの試験装置によってきわめて多数の
Ｉ／Ｏ端子を有する新規な大型チップの半導体装置につ
いての試験が可能となる。
【００２３】上記の如く、本発明は、半導体装置のチッ
プ内部を二以上の領域に分割し、この各領域間を通過す
る配線途中に、アドレスを指定して書込み及び読出しの
可能なラッチ回路を配することを要件とするもので、各
図において示した、領域の分割方法及び分割数、ラッチ
回路自体の構成及びラッチ回路の領域境界部の配置、並
びにラッチ回路のＩ／Ｏ端子の配置等は、単に一例とし
て示されたものであり、本発明を上記各図の態様に限定
することを意図したものではない。
プ内部を二以上の領域に分割し、この各領域間を通過す
る配線途中に、アドレスを指定して書込み及び読出しの
可能なラッチ回路を配することを要件とするもので、各
図において示した、領域の分割方法及び分割数、ラッチ
回路自体の構成及びラッチ回路の領域境界部の配置、並
びにラッチ回路のＩ／Ｏ端子の配置等は、単に一例とし
て示されたものであり、本発明を上記各図の態様に限定
することを意図したものではない。
【００２４】
【発明の効果】以上説明したように、本発明によると、
半導体装置の試験に際して、Ｉ／Ｏ端子数が半導体装置
のＩ／Ｏ端子数よりも少ない試験装置を介して大型の半
導体装置の試験を行うことができ、半導体装置の新規開
発等に際して試験装置の新たな製作、改造等の必要性を
除いて費用及び時間・人手を省いたという顕著な効果を
奏することができた。
半導体装置の試験に際して、Ｉ／Ｏ端子数が半導体装置
のＩ／Ｏ端子数よりも少ない試験装置を介して大型の半
導体装置の試験を行うことができ、半導体装置の新規開
発等に際して試験装置の新たな製作、改造等の必要性を
除いて費用及び時間・人手を省いたという顕著な効果を
奏することができた。
【図１】本発明の原理図である。
【図２】実施例の半導体装置のチップ内部の配置を示す
平面略図である。
平面略図である。
【図３】図２の半導体装置の領域境界部の詳細図である
。
。
【図４】ラッチ回路内部構成の一例を示す回路図である
。
。
【図５】図４のラッチ回路を図２の半導体装置の境界部
に使用したときの境界部の回路図例である。
に使用したときの境界部の回路図例である。
１…半導体装置のチップ
２、２ａ、２ｂ…Ｉ／Ｏ端子
３、３１〜３ｎ…ラッチ回路
４ａ、４ｂ、４１ａ〜４ｎａ、４１ｂ〜４ｎｂ…境界配
線 Ａ、Ｂ…領域 ５１ａ〜５ｎａ、５１ｂ〜５ｎｂ…ゲ−ト６ａ、６ｂ…
ゲ−トアレイ
線 Ａ、Ｂ…領域 ５１ａ〜５ｎａ、５１ｂ〜５ｎｂ…ゲ−ト６ａ、６ｂ…
ゲ−トアレイ
Claims (2)
- 【請求項１】多数の入出力端子（２）を有する半導体装
置において、チップ内部を複数の領域（Ａ、Ｂ）に分割
し、該各領域間（Ａ、Ｂ）の境界を通過する配線（４ａ
、４ｂ）にラッチ回路（３）を介在させ、該ラッチ回路
（３）は、選択的にバイパス可能であると共に前記入出
力端子（２）の一部を介して制御可能な書込み回路、読
出し回路及びアドレスを備えたことを特徴とする半導体
装置。 - 【請求項２】前記各ラッチ回路（３）のための入出力端
子（２）が、当該境界に隣接する各領域（Ａ、Ｂ）に夫
々備えられていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP351991A JPH04312945A (ja) | 1991-01-17 | 1991-01-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP351991A JPH04312945A (ja) | 1991-01-17 | 1991-01-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312945A true JPH04312945A (ja) | 1992-11-04 |
Family
ID=11559622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP351991A Pending JPH04312945A (ja) | 1991-01-17 | 1991-01-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04312945A (ja) |
-
1991
- 1991-01-17 JP JP351991A patent/JPH04312945A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990914 |