JPH0714033B2 - 複合集積回路の検査装置 - Google Patents
複合集積回路の検査装置Info
- Publication number
- JPH0714033B2 JPH0714033B2 JP63021620A JP2162088A JPH0714033B2 JP H0714033 B2 JPH0714033 B2 JP H0714033B2 JP 63021620 A JP63021620 A JP 63021620A JP 2162088 A JP2162088 A JP 2162088A JP H0714033 B2 JPH0714033 B2 JP H0714033B2
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- JP
- Japan
- Prior art keywords
- integrated circuit
- interface portion
- functional block
- composite integrated
- circuit
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、複合集積回路の検査装置に関する。
（従来の技術） 近時、集積回路チップの製造技術の向上により、集積回
路の集積能力は飛躍的に向上し、最近ではCOB（Chip On
Board）等にアセンブリして構成していた複数個の集積
回路を１チップに集積した複合集積回路が作られるよう
になってきた。
路の集積能力は飛躍的に向上し、最近ではCOB（Chip On
Board）等にアセンブリして構成していた複数個の集積
回路を１チップに集積した複合集積回路が作られるよう
になってきた。
しかるに、かかる複合集積回路は、回路の構成が非常に
大きな規模となり、システムオンチップの構成となっ
て、全体を完全に１つに集積回路として検査することは
不可能である。
大きな規模となり、システムオンチップの構成となっ
て、全体を完全に１つに集積回路として検査することは
不可能である。
このため、従来、複合集積回路を検査する場合には、各
々の機能の回路ブロック毎に分割し、擬似的に複合化す
る前の単体集積回路の如く検査している。
々の機能の回路ブロック毎に分割し、擬似的に複合化す
る前の単体集積回路の如く検査している。
（発明が解決しようとする課題） しなしながら、上記した従来の検査方法では、各機能ブ
ロック間のインターフェース部分の回路の検査が非常に
困難であった。すなわち、各機能ブロックが複雑なラン
ダムロジックで構成されている場合、インターフェース
部分の動作を検査するためには、各々の機能ブロックを
統合した複合集積回路全体としての実使用モードでの検
査をする外なく、複合集積回路のシステム全体として理
解せねばならず、テストパターンの作成が非常に困難で
あった。
ロック間のインターフェース部分の回路の検査が非常に
困難であった。すなわち、各機能ブロックが複雑なラン
ダムロジックで構成されている場合、インターフェース
部分の動作を検査するためには、各々の機能ブロックを
統合した複合集積回路全体としての実使用モードでの検
査をする外なく、複合集積回路のシステム全体として理
解せねばならず、テストパターンの作成が非常に困難で
あった。
（課題を解決するための手段） 本発明の複合集積回路の検査装置は、複数の機能ブロッ
クと、これら機能ブロック間に介在するインターフェー
ス部分とが１チップに集積された複合集積回路におい
て、機能ブロック間のインターフェース部分を検査する
ために、該インターフェース部分に接続される機能ブロ
ックの直前に、該機能ブロックと仮想される検査用ラッ
チ回路が介挿され、該検査用ラッチ回路は、前記複合集
積回路の検査モード時には擬似的に前記機能ブロックと
仮想して前記インターフェース部分よりデータの書き込
み及び読み出しを行うとともに、前記複合集積回路の実
使用モード時にはフリーとなされるものである。
クと、これら機能ブロック間に介在するインターフェー
ス部分とが１チップに集積された複合集積回路におい
て、機能ブロック間のインターフェース部分を検査する
ために、該インターフェース部分に接続される機能ブロ
ックの直前に、該機能ブロックと仮想される検査用ラッ
チ回路が介挿され、該検査用ラッチ回路は、前記複合集
積回路の検査モード時には擬似的に前記機能ブロックと
仮想して前記インターフェース部分よりデータの書き込
み及び読み出しを行うとともに、前記複合集積回路の実
使用モード時にはフリーとなされるものである。
（作用） 検査すべきインターフェース部分に接続される機能ブロ
ックの直前に、検査用ラッチ回路が挿入されているの
で、複合集積回路の検査モード時にこの検査用ラッチ回
路を擬似的に当該機能ブロックと仮想し、前記インター
フェース部分よりデータの書込み及び読出しを行う。こ
れにより、インターフェース部分の機能動作検査のみを
他の状態と分離して行う。
ックの直前に、検査用ラッチ回路が挿入されているの
で、複合集積回路の検査モード時にこの検査用ラッチ回
路を擬似的に当該機能ブロックと仮想し、前記インター
フェース部分よりデータの書込み及び読出しを行う。こ
れにより、インターフェース部分の機能動作検査のみを
他の状態と分離して行う。
（実施例） 以下、本発明の一実施例を図面を参照して説明する。
第１図は本発明に係る検査用ラッチ回路１をインターフ
ェース部分２と機能ブロックＢ間に介在して設けた場合
を示すブロック図、第２図は複合集積回路のデバイスの
構成例を示すブロック図である。
ェース部分２と機能ブロックＢ間に介在して設けた場合
を示すブロック図、第２図は複合集積回路のデバイスの
構成例を示すブロック図である。
第１図において、共通バス３は機能ブロックＡから前記
インターフェース部分２を介して検査用ラッチ回路１に
接続され、この検査用ラッチ回路１が機能ブロックＢに
接続されている。インターフェース部分２は、例えばス
タンダードセル、ゲートアレイ等で構成されている。
インターフェース部分２を介して検査用ラッチ回路１に
接続され、この検査用ラッチ回路１が機能ブロックＢに
接続されている。インターフェース部分２は、例えばス
タンダードセル、ゲートアレイ等で構成されている。
この検査用ラッチ回路１は、共通バス３からデータを書
込み及び読出すためのレジスタ群によって構成され、検
査モードの時には、擬似的に機能ブロックＢと仮想して
インターフェース部分２よりデータの書き込み及び読み
出しを行うラッチ回路として機能し、実使用モードの時
にはフリーとなされる。
込み及び読出すためのレジスタ群によって構成され、検
査モードの時には、擬似的に機能ブロックＢと仮想して
インターフェース部分２よりデータの書き込み及び読み
出しを行うラッチ回路として機能し、実使用モードの時
にはフリーとなされる。
第２図に示す複合集積回路のデバイス４のブロック図で
は、前記インターフェース部分２の具体的な配置を例示
している。すなわち、第２図では４つの機能ブロックＣ
〜Ｆがそれぞれ共通バス３で接続され、本例では、例え
ば機能ブロックＣはCPUであり、機能ブロックＤはDMAC
である。
は、前記インターフェース部分２の具体的な配置を例示
している。すなわち、第２図では４つの機能ブロックＣ
〜Ｆがそれぞれ共通バス３で接続され、本例では、例え
ば機能ブロックＣはCPUであり、機能ブロックＤはDMAC
である。
しかして、インターフェース部分２の検査を行うために
は、検査用ラッチ回路１をラッチ機能として擬似的に機
能ブロックＢと仮想してデータの書込み、読出しを行
い、この結果によってインターフェース部分２の動作検
査が行われる。一方、実使用モードの時には、この検査
用ラッチ回路１をフリー状態にする。
は、検査用ラッチ回路１をラッチ機能として擬似的に機
能ブロックＢと仮想してデータの書込み、読出しを行
い、この結果によってインターフェース部分２の動作検
査が行われる。一方、実使用モードの時には、この検査
用ラッチ回路１をフリー状態にする。
（発明の効果） 以上述べたように、本発明によれば、各機能ブロックの
状態を考慮せずにインターフェース部分の検査を行うこ
とができる。このため、インターフェース部分のテスト
パターン作成に要する時間が大幅に短縮され、検査に要
する時間そのものも大幅に短縮することができ、ひいて
は、検査の品質を向上することもできる。
状態を考慮せずにインターフェース部分の検査を行うこ
とができる。このため、インターフェース部分のテスト
パターン作成に要する時間が大幅に短縮され、検査に要
する時間そのものも大幅に短縮することができ、ひいて
は、検査の品質を向上することもできる。
第１図は本発明に係る検査装置の構成を示すブロック
図、第２図は複合集積回路を機能的に区分した状態を示
すブロック図である。 １…検査用ラッチ回路 ２…インターフェース部分 ３…共通バス ４…デバイス Ａ〜Ｆ…機能ブロック
図、第２図は複合集積回路を機能的に区分した状態を示
すブロック図である。 １…検査用ラッチ回路 ２…インターフェース部分 ３…共通バス ４…デバイス Ａ〜Ｆ…機能ブロック
Claims (1)
- 【請求項１】複数の機能ブロックと、これら機能ブロッ
ク間に介在するインターフェース部分とが１チップに集
積された複合集積回路において、 機能ブロック間のインターフェース部分を検査するため
に、該インターフェース部分に接続される機能ブロック
の直前に、該機能ブロックと仮想される検査用ラッチ回
路が介挿され、該検査用ラッチ回路は、前記複合集積回
路の検査モード時には擬似的に前記機能ブロックと仮想
して前記インターフェース部分よりデータの書き込み及
び読み出しを行うとともに、前記複合集積回路の実使用
モード時にはフリーとなされることを特徴とする複合集
積回路の検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021620A JPH0714033B2 (ja) | 1988-02-01 | 1988-02-01 | 複合集積回路の検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021620A JPH0714033B2 (ja) | 1988-02-01 | 1988-02-01 | 複合集積回路の検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01196159A JPH01196159A (ja) | 1989-08-07 |
| JPH0714033B2 true JPH0714033B2 (ja) | 1995-02-15 |
Family
ID=12060101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63021620A Expired - Lifetime JPH0714033B2 (ja) | 1988-02-01 | 1988-02-01 | 複合集積回路の検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714033B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636995B1 (en) | 2000-07-13 | 2003-10-21 | International Business Machines Corporation | Method of automatic latch insertion for testing application specific integrated circuits |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60220942A (ja) * | 1984-04-17 | 1985-11-05 | Mitsubishi Electric Corp | 集積回路試験方法 |
-
1988
- 1988-02-01 JP JP63021620A patent/JPH0714033B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01196159A (ja) | 1989-08-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |