JPH0431330B2 - - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、差圧などを静電容量を介して電気信
号に変換する容量式差圧伝送器に係り、特にデジ
タル信号により外部に伝送することの出来る容量
式差圧伝送器に関する。

＜従来技術＞ 従来の差圧伝送器は容量式のセンサあるいはス
トレンゲージなどを用いて構成され、多くは４〜
20ｍＡなどの統一アナログ信号に変換して、例え
ば２線式線路で遠方の受信器に伝送するように構
成されて来た。

従つて、これ等の差圧伝送器はアナログ演算回
路を主体として構成されて来た。

＜発明が解決しようとする問題点＞ 従来の差圧伝送器がアナログ演算回路を主体と
して構成されていたため、このアナログ演算回路
の性能により差圧伝送器全体の性能が決定される
欠点があつた。

＜問題点を解決するための手段＞ そこで、本発明においてはオペレーシヨナルア
ンプなどによるアナログ演算回路を使用すること
なく、例えばＣ−MOSジツクデバイスなどを用
いて容量式センサをデジタル演算部へインターフ
エースする方式を提供し、高精度の信号伝送を可
能とするものである。このため、本発明では、差
圧に応じて変化する第１および第２センサ容量
と、このセンサ容量の各一端が接続された共通接
続点に一端が接続された固定容量と、この共通接
続点に入力端が接続され所定の閾値を越えた入力
電圧の変化に応答して出力レベルを変えこの出力
レベルの変化を入力端に負帰還する検出ゲート手
段と、この検出ゲート手段の出力レベルの変化周
期を計数する計数手段と、この計数手段の任意ビ
ツトの出力レベルと検出ゲート手段の出力レベル
とに応答して第１センサ容量の他端へ第１固定電
圧と可変電圧とを交互に印加する第１励振手段
と、計数手段の任意ビツトの出力レベルと検出ゲ
ート手段の出力レベルとに応答して第２センサ容
量の他端へ可変電圧と第２固定電圧とを交互に印
加する第２励振ゲート手段と、少くとも検出ゲー
ト手段の出力レベルに応答して可変電圧と基準電
圧とを第３固定容量の他端へ交互に印加する第３
励振ゲート手段と、マイクロコンピユータを有し
このマイクロコンピユータにより計数手段の出力
に発生する２位置信号の各レベルの保持時間の差
を読みとりこの時間差の極性に応じて可変電圧を
上昇あるいは下降させる操作信号を出力し更にこ
の操作信号に関連した伝送用デジタル信号を外部
に伝送する通信手段を有するデジタル演算手段と
を具備する構成としたものである。

＜実施例＞ 以下、本発明の実施例について図面に基づき説
明する。第１図は本発明の一実施例を示すブロツ
ク図である。１０はインタフエース部、２０はデ
ジタル演算部である。

センサ容量C₁，C₂の各一端は検出ゲートを構
成するインバータG₁の入力端に接続されている。
インバータG₁の入力端と出力端の間には抵抗R_c
が負帰還接続されている。

インバータG₁の出力端はｎビツトのカウンタ
CT₁Aの入力端CLに接続され、その出力端Q_oは
第１励振ゲート手段としてのアンドゲートG₂の
入力の一端に接続されている。更に出力端Q_oは
インバータG₃を介して第２励振ゲート手段とし
てのアンドゲートG₄の入力の一端に接続されて
いる。アンドゲートG₂，G₄の入力の他端はイン
バータG₁の出力端とインバータG₅を介して接続
されている。

バツフアゲートG₆はデジタル演算部２０から
の操作信号D_ppを受け、その出力端にデユテイ比
の変化するパルス信号を出力する。このパルス信
号を抵抗R₁、コンデンサC₄で構成したフイルタ
により可変電圧Ｖに変換する。

第３励振ゲートとしてのインバータG₇の正電
源端には可変電圧Ｖ、負電源端は基準電位点Ｃに
それぞれ接続され、その入力端にはインバータ
G₁の出力端の電圧が印加されている。インバー
タG₇の出力端はインバータG₁の入力端にその一
端が接続されたコンデンサC₃の他端に接続され
ている。

アンドゲートG₂の正電源端、負電源端にはそ
れぞれ正電圧＋Ｅ、可変電圧Ｖが印加され、アン
ドゲートG₄の正電源端、負電源端にはそれぞれ
可変電圧Ｖ、負電圧−Ｅが印加されている。

カウンタCT₁の出力端は、監視ゲートとしての
イクスクルシーブオアゲートG₈の入力の一端に
接続されている。イクスクルシーブオアゲート
G₈の入力の他端にはデジタル演算部２０からの
検知信号D_sが印加されている。

CT₂はクロツクカウンタでありその入力端CL
にデジタル演算部２０からクロツクパルスP_cを受
けこれを単にカウントし時間情報をコード化して
所要ビツトのデジタル信号D_cとして出力端Ｑよ
りデジタル演算部２０へ出力する。

以上の構成のうちセンサ容量C₁，C₂とコンデ
ンサC₃を除いた部分でデジタル演算部へのイン
タフエース部１０を構成している。

デジタル演算部２０のうち、RAMはランダム
アクセスメモリ、ROMはリードオンリメモリ、
CPUはマイクロプロセツサ、IO₁は信号伝送のた
めの入出力ポート、TCは入出力ポートIO₁の出
力を受けて電流信号やその他の慣用信号を伝送す
るための伝送回路、IO₂，IO₃，IO₄はそれぞれイ
ンタフエース部１０との間を結ぶ入出力ポートで
あり、これ等の各要素の間はバスBSで結ばれて
いる。

CLGはクロツクパルスP_cを発生するクロツク
ジエネレータであり、このクロツクパルスP_cをク
ロツクカウンタCT₂とマイクロプロセツサCPU
にそれぞれ供給する。

入出力ポートIO₂はマイクロプロセツサCPUか
らバスBSを介して受けた指令に基づいて検知信
号D_sをイクスクルシーブオアゲートG₈の入力の
他端に印加する。その出力端に発生したトリガパ
ルスP_TによりクロツクカウンタCT₂の中の時間情
報であるデジタル信号D_cを入出力ポートIO₃に格
納する。

一方、マイクロプロセツサCPUで処理された
信号は入出力ポートIO₄を介して操作信号D_ppとし
てバツフアゲートG₆に出力される。

なお、インバータG₁，G₃，G₅、バツフアゲー
トG₆などの論理素子の付勢は正電圧＋Ｅ、負電
圧−Ｅで行ない、これ等の値は例えば＋2.5ボル
ト、−2.5ボルトなどとする。更に、インバータ
G₁，G₃，G₅，G₇、バツフアゲートG₆、アンドゲ
ートG₂，G₅などの論理素子はＰチヤネルMOS−
FETとＮチヤネルMOS−FETで構成されたＣ−
MOS回路を用いると付勢電圧値が出力レベルの
電圧値となるので都合が良い。

次に、以上の如く構成された第１図に示す容量
式差圧伝送器の動作について第２図に示す波形図
を用いて説明する。

カウンタCT₁の出力が第２図１，ヘの期間T₁
で示すハイレベル“Ｈ”でインバータG₅の出力
がローレベル“Ｌ”にあるときは、アンドゲート
G₂の出力（第２図１，ハ）は“Ｌ”状態であり、
インバータG₁の入力端の入力電圧e_iは第２図１，
イのA₀で示す状態にあり、インバータG₁の出力
端の出力レベルは第２図１，ロで示す様に“Ｈ”
状態にあるので、抵抗R_cを介してセンサ容量C₁，
C₂およびコンデンサC₃が充電され徐々に電位が
上昇する。インバータG₁のスレシホールドレベ
ルV_THに電圧e_iが達すると、インバータG₁の出力
が反転し、インバータG₁の入力端の電圧e_iは第２
図１，イのA₁で示す状態になる。この場合、ス
レシホールドレベルV_THは＋Ｅ、−Ｅの電圧で付
勢されているのでV_TH＝０でインバータG₁の出力
が反転する。この電圧変化e₁は、入力端での電荷
変動を考慮すると次式で示される。

e₁＝C₁（Ｅ−Ｖ）＋C₃V／C₁＋C₂＋C₃ (1) 尚、これ等の状態では、インバータG₃の出力
はカウンタCT₁の出力を反転した第２図１，ヘの
状態にあり、このためアンドゲートG₄の出力は
“Ｌ”状態に固定されており、センサ容量C₁側の
みが切替えられる。

状態A₀からA₁に切替つた後の過渡状態は初期
値を(1)式で示す値としてスレシホールドレベル
V_THに電圧e_iが低下するまでの放電時間t₁を算出
すると、 t₁＝−R_c（C₁＋C₂＋C₃）lnＥ／（e₁＋Ｅ） (2) となる。

放電時間t₁の経過後、インバータG₁の出力が反
転する（第２図１，ロ）。反転直後のインバータ
G₁の入力端の電圧変化e₁′は(1)式と同じとなる。
従つて、この場合のセンサ容量C₁，C₂およびコ
ンデンサC₃への逆方向の放電時間t₁′も(2)式で示
す値となる。この放電時間は第２図１，イの
A₁′で示す領域である。

次にカウンタCT₁の出力が第２図１，ヘの期期
T₂で示すローレベル“Ｌ”のときはアンドゲー
トG₂の出力は“Ｌ”状態に固定され、アンドゲ
ートG₄の出力はインバータG₁の出力レベルの変
化に従つて変化する（第２図１，ニ）。この場合
のセンサ容量C₁，C₂およびコンデンサC₃の充放
電関係の動作は期間T₁の場合と同様であり、そ
の入力電圧e_iの変化e₂および放電時間t₂はそれぞ
れ下式で示される値となる。

e₂＝C₂（Ｅ＋Ｖ）−C₃V／C₁＋C₂＋C₃ (3) t₂＝−R_c（C₁＋C₂＋C₃）lnＥ／e₂＋Ｅ (4) インバータG₁の出力レベルの変化に伴う逆方
向への電圧変化e₂′もe₂と同値であり、従つて逆
方向への放電時間t₁′も(4)式で示す値と同値とな
る。

一方、デジタル演算部２０からは後述する様に
カウンタCT₁の出力パルスの期間T₁とT₂が等し
くなる様に操作信号D_ppをバツフアゲートG₆の入
力端に出力する。その出力端には第２図１，トに
示す波形のパルス信号を出力し、これを抵抗R₁、
コンデンサC₄で構成するフイルタで平滑して可
変電圧Ｖとする。この可変電圧Ｖでインバータ
G₇を付勢するのでコンデンサC₃の他端に印加さ
れる電圧（第２図１，ホ）は可変電圧Ｖの大きさ
に従つて変化し期間T₁とT₂が等しくされる。

放電時間t₁t₂に対応するカウンタCT₁の入力端
での変化数をｎビツト計数した計数値がT₁、T₂
であるので(2)、(4)式を等しくおいて、e₁＝e₂が得
られ、(1)、(3)式を等しくおくと次式が得られる。

C₁（Ｅ−Ｖ）＋C₃V＝C₂（Ｅ＋Ｖ）−C₃V (5) ここで、センサ容量C₁，C₂は差圧により変化
する変化成分C₁′，C₂′と浮遊容量などによる変化
しない不変成分C_pとの和で示されるので(5)式を
これ等の成分を用いて書き換えると、 （C₁′＋C_p）（Ｅ−Ｖ）＋C₃V＝（C₁′＋C_p）（Ｅ＋
Ｖ）＋C₃V (6) となる。C₃とC_pと等しく選定し不変成分C_pを消
去すると(6)式は次の(7)式となる。

Ｖ＝C₁′−C₂′／C₁′＋C₂′Ｅ (7) 従つて、差圧により静電容量が変化する変化成
分C₁′，C₂′のみで可変電圧Ｖを表わすことができ
る。また、可変電圧Ｖは第２図１，トの波形を平
滑した電圧であるので Ｖ＝ET₁₀−ET₂₀／T₁₀＋T₂₀ (8) として表わされる。(7)式および(8)式から、 C₁′−C₂′／C₁′＋C₂′＝T₁₀−T₂₀／T₁₀＋T₂₀ (9) となる。

従つて、T₁₀、T₂₀の値から逆に差圧を知るこ
とができる。T₁₀、T₂₀の値はデジタル演算部２
０より送出された値であるので、対応する信号を
入出力ポートIO₁より伝送回路TCを介して例え
ばデジタル信号として伝送することがきる。

次にデジタル演算部２０での信号処理を中心と
した動作の説明をする。

デジタル演算部２０ではメモリRAMまたは
ROMに書き込まれたプログラムによりマイクロ
プロセツサCPUの制御のもとに入出力ポートIO₂
を介して第２図２，ロに示す波形の検知信号D_s
をイクスクルシーブオアゲートG₈の入力の他端
に出力する。一方、カウンタCT₁の出力端Q_oか
らは第２図２，イに示す波形の出力信号がエクス
クルシーブオアゲートG₈の入力の一端に印加さ
れている。

検知信号D_sが“Ｌ”状態のときは、イクスク
ルシーブオアゲートG₈より出力されるトリガパ
ルスP_Tは第２図２，ハに示すようにカウンタCT₁
の出力レベルが“Ｌ”から“Ｈ”への変化を
“Ｈ”レベルとして入出力ポートIO₃の入力端T_r
へ伝達される。逆に、検知信号D_sが“Ｈ”状態
のときは、トリガパルスP_TはカウンタCT₁の出力
レベルが“Ｈ”から“Ｌ”への変化を“Ｈ”レベ
ルとして入出力ポートIO₃の入力端T_rへ伝達され
る。

クロツクカウンタCT₂はクロツクジエネレータ
CLGのクロツクパルスP_c（第２図２，ニ）を入力
端CLに受け、これを単にカウントして時間情報
をコード化し、所要ビツトのデジタル信号D_cと
して入出力ポートIO₃へ伝達する。第２図２，ホ
におけるD₁〜D₅は５ビツトに模形化して示した
デジタル信号D_cである。このデジタル信号D_cは
トリガパルスP_Tの立上りに同期して入出力ポー
トIO₃に格納され、この格納状態が第２図２，ヘ
で示すQ₁〜Q₅の状態である。

マイクロプロセツサCPUは、検知信号D_sの反
転に継続する時点TD₁〜TD₅における時間情報
Q₁〜Q₅を読込む。第２図２，ヘに示す例では、
時点TD₁ではゼロ、TD₂では10、TD₃は16、TD₄
では26、TD₅ではゼロとするコードで示されてい
る。

次に、例えば時点TD₂で読込む時間値を第２図
２，ハで示すTR₁の長さ即ちT₁、TD₃で読込む
時間値をTR₂の長さ即ちT₂に対応させるためマ
イクロプロセツサCPUにメモリRAMまたは
ROM内に格納されたプログラムにより次の演算
を実行させる。

検知信号D_sは“Ｈ”か YES：T₂に関するデータの内容を更新する。

NO：T₁に関するデータの内容を更新する。

読込値は前回値より小さいか YES：データを（読込値＋2^x）−（前回値）で更
新する。ｘはビツトサイズ、この例では５。

NO：データを（読込値）−（前回値）で更新す
る。

前回値を読込値で更新する。

以上の手順による演算の結果、時点TD₂では上
記読込値からT₁＝（10−０）＝10、TD₃ではT₂＝
（16−10）＝６、TD₄ではT₁＝（26−16）＝10、
TD₅ではT₂＝（０＋2⁵−26）＝６を得る。

この様なT₁、T₂の値に基づき、T₁、T₂の値を
更新するため更に次の演算をマイクロプロセツサ
CPUにより実行する。

T₁＞T₂か YES：T₁₀を増加しT₂₀を減少させる（第２図
１，ト）。

NO：T₁₀を減少しT₂₀を増加させる（第２図
１，ト）。

以上の演算を繰り返すと(8)式より可変電圧Ｖの
値を変化させることができる。従つて、YESの
場合は可変電圧Ｖが増加するので電圧変化e₁は減
少し、電圧変化e₂が増加する。NOの場合はこれ
と逆の変化をする。この結果、最終的にはe₁＝e₂
となりT₁＝T₂に至る。

なお、マイクロプロセツサCPUは第１図に示
すトリガパルスP_Tを例えば点線で示すように割
込み入力として入力し割込みの発生ごとにマイク
ロプロセツサCPUは検知信号D_sを反転させてカ
ウンタCT₁の“Ｌ”から“Ｈ”、“Ｈ”から“Ｌ”
へのレベル変化の発生をマイクロプロセツサ
CPUへ通知して入出力IO₃のデータを読み込む。

また、カウンタCT₁のビツト構成を第２図では
２ビツトで、またクロツクカウンタCT₂を５ビツ
トで説明したが、T₁、T₂の時間幅にクロツクパ
ルスP_cを多数含む方が分解能の上から好ましい。

更に、センサ容量C₁，C₂への励振電流とフイ
ルタでの電圧降下が少くない場合は、平滑回路か
ら可変電圧Ｖを送出する際にゲイン１のバツフア
増幅器を介在させれば良い。

励振手段は＋Ｅ、−Ｅ、Ｖなどの電圧を論理信
号に従つてスイツチングする手段であり、Ｃ−
MOSデバイスに限定されない任意のアナログス
イツチを用いることもできる。

可変電圧Ｖはデユテイ比を有する操作信号D_pp
を送出して作つたが、これに限ることはなく、例
えばＤ／Ａ変換器などの手段も使用できる。

第３図は第１図における可変電圧Ｖを得る他の
実施例を示すブロツク図である。この実施例は第
１図における入出力ポートIO₄からのデユテイサ
イクルの操作信号D_ppの発信に変えて、入出力ポ
ートIO₅を単なるコード信号を発信する構成とし
て、外部でコード・デユテイ変換を行いデジタル
演算部２１での負担を軽くするものである。

第３図におけるMCはマグニチユドコンパレー
タであり、クロツクカウンタCT₂からのサイクリ
ツクコードと入出力ポートIO₅で増幅されるコー
ド信号とをその入力端DA，DBに受け、これ等
の大きさを比較してバツフアゲートG₄へデユテ
イサイクル信号として伝達する。この場合は式(9)
の（T₁₀＋T₂₀）の値がクロツクカウンタCT₂の
デジタル信号D_cのビツト・サイズｘで決まり2^xで
与えられ、T₁₀の値は入出力ポートIO₅のコード
信号の値で与えられる。

＜発明の効果＞ 以上、実施例と共に具体的に説明した様に、本
発明によれば差圧などを静電容量の変化に変換し
これをマイクロコンピユータへデジタル量として
入力し、このデジタルの数値データを介して第
１、第２センサ容量にアナログ値の可変電圧とし
て帰還するようにして差圧に対応するデジタル信
号を得る様にした。従つて、この差圧に対応する
デジタル信号を伝送回路を介してそのままデジタ
ル値として伝送でき、したがつて精度の高い差圧
伝送器が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は第１図の各部の波形を示す波形図、第３
図は第１図における可変電圧を得る他の実施例を
示すブロツク図である。 C₁，C₂……センサ容量、G₁，G₃，G₅，G₇……
インバータ、G₆……バツフアゲート、CT₁……
カウンタ、CT₂………クロツクカウンタ、IO₁〜
IO₅……入出力ポート、CPU……マイクロプロセ
ツサ、BS……バス、CLG……クロツクジエネレ
ータ、１０……インタフエース部、２０，２１…
…デジタル演算部、Ｖ……可変電圧、e_i……入力
電圧、D_pp……操作信号、P_c……クロツクパルス、
P_T……トリガパルス、D_s……検知信号。

Claims (1)

【特許請求の範囲】
1. １ 差圧に応じて変化する第１および第２センサ
   容量と、このセンサ容量の各一端が接続された共
   通接続点に一端が接続された固定容量と、この共
   通接続点に入力端が接続され所定の閾値を越えた
   入力電圧の変化に応答して出力レベルを変えこの
   出力レベルの変化を前記入力端に負帰還する検出
   ゲート手段と、この検出ゲート手段の出力レベル
   の変化周期を計数する計数手段と、この計数手段
   の任意ビツトの出力レベルと前記検出ゲート手段
   の出力レベルとに応答して前記第１センサ容量の
   他端へ第１固定電圧と可変電圧とを交互に印加す
   る第１励振手段と、前記計数手段の任意ビツトの
   出力レベルと前記検出ゲート手段の出力レベルと
   に応答して前記第２センサ容量の他端へ前記可変
   電圧と第２固定電圧とを交互に印加する第２励振
   ゲート手段と、少くとも前記検出ゲート手段の出
   力レベルに応答して前記可変電圧と基準電圧とを
   前記第３固定容量の他端へ交互に印加する第３励
   振ゲート手段と、マイクロコンピユータを有しこ
   のマイクロコンピユータにより前記計数手段の出
   力に発生する２位置信号の各レベルの保持時間の
   差を読みとりこの時間差の極性に応じて前記可変
   電圧を上昇あるいは下降させる操作信号を出力し
   更にこの操作信号に関連した伝送用デジタル信号
   を外部に伝送する通信手段を有するデジタル演算
   手段とを具備することを特徴とする容量式差圧伝
   送器。