JPH04314133A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04314133A JPH04314133A JP10680491A JP10680491A JPH04314133A JP H04314133 A JPH04314133 A JP H04314133A JP 10680491 A JP10680491 A JP 10680491A JP 10680491 A JP10680491 A JP 10680491A JP H04314133 A JPH04314133 A JP H04314133A
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- JP
- Japan
- Prior art keywords
- fpga
- cpu
- program source
- processing
- information processing
- Prior art date
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- Pending
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- 230000010365 information processing Effects 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000012545 processing Methods 0.000 abstract description 21
- 238000000034 method Methods 0.000 abstract description 6
- 238000013507 mapping Methods 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stored Programmes (AREA)
- Multi Processors (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、具
体的にはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ ＧａｔｅＡｒｒａｙ）を使用してプログラムを高
速に実行する情報処理装置に関する。
体的にはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ ＧａｔｅＡｒｒａｙ）を使用してプログラムを高
速に実行する情報処理装置に関する。
【０００２】
【従来の技術】従来、情報処理装置においてプログラム
の実行スピードを向上させる場合、次の何れかの方法を
使用している。
の実行スピードを向上させる場合、次の何れかの方法を
使用している。
【０００３】■ 特定のアプリケーション・プログラ
ムの処理を高速化するための専用のハードウェアを付加
する。
ムの処理を高速化するための専用のハードウェアを付加
する。
【０００４】■ ソフトウェア・プログラムの一部を
マイクロプログラムに変換して制御記憶にロードし、実
行する。
マイクロプログラムに変換して制御記憶にロードし、実
行する。
【０００５】
【発明が解決しようとする課題】上述した従来の情報処
理装置の高速化方法のうち、■の専用のハードウェアを
付加する方法は、専用のハードウェアで代行させた分だ
けプログラムの実行スピードが高まるが、特定のプログ
ラムに依存した専用のハードウェアを準備する必要があ
るため、装置が高価になるという欠点がある。
理装置の高速化方法のうち、■の専用のハードウェアを
付加する方法は、専用のハードウェアで代行させた分だ
けプログラムの実行スピードが高まるが、特定のプログ
ラムに依存した専用のハードウェアを準備する必要があ
るため、装置が高価になるという欠点がある。
【０００６】また、■のマイクロプログラム化する方法
は、■の方法のような専用のハードウェアを必要としな
いが、マイクロプログラムもソフトウェア・プログラム
と同様に逐次処理であるため、それほどの高速化は望め
ない。
は、■の方法のような専用のハードウェアを必要としな
いが、マイクロプログラムもソフトウェア・プログラム
と同様に逐次処理であるため、それほどの高速化は望め
ない。
【０００７】そこで本発明の目的は、特定のアプリケー
ション・プログラムに依存するような専用のハードウェ
アを使うことなく、与えられたプログラム・ソースによ
る所期の処理を高速に実行することができる情報処理装
置を提供することにある。
ション・プログラムに依存するような専用のハードウェ
アを使うことなく、与えられたプログラム・ソースによ
る所期の処理を高速に実行することができる情報処理装
置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の情報処理装置は
上記の目的を達成するために、ＣＰＵと、ＦＰＧＡと、
前記ＣＰＵと前記ＦＰＧＡとの間のデータ交換のための
接続手段と、プログラム・ソースを、前記ＣＰＵで実行
するＣＰＵ用オブジェクトと前記ＦＰＧＡで実行するＦ
ＰＧＡ用オブジェクトとに変換する変換手段と、この変
換手段で得られた前記ＣＰＵ用オブジェクトを前記ＣＰ
Ｕにロードし、前記ＦＰＧＡ用オブジェクトを前記ＦＰ
ＧＡにロードするロード手段とを備えている。
上記の目的を達成するために、ＣＰＵと、ＦＰＧＡと、
前記ＣＰＵと前記ＦＰＧＡとの間のデータ交換のための
接続手段と、プログラム・ソースを、前記ＣＰＵで実行
するＣＰＵ用オブジェクトと前記ＦＰＧＡで実行するＦ
ＰＧＡ用オブジェクトとに変換する変換手段と、この変
換手段で得られた前記ＣＰＵ用オブジェクトを前記ＣＰ
Ｕにロードし、前記ＦＰＧＡ用オブジェクトを前記ＦＰ
ＧＡにロードするロード手段とを備えている。
【０００９】
【作用】本発明の情報処理装置においては、変換手段が
プログラム・ソースを入力してそれをＣＰＵで実行する
ＣＰＵ用オブジェクトとＦＰＧＡで実行するＦＰＧＡ用
オブジェクトとに変換し、ロード手段が、そのＣＰＵ用
オブジェクトをＣＰＵにロードすると共にＦＰＧＡ用オ
ブジェクトをＦＰＧＡにロードする。これによって、Ｃ
ＰＵおよびＦＰＧＡが接続手段を通じて相互にデータ交
換を行いながら、ＣＰＵ用オブジェクト，ＦＰＧＡ用オ
ブジェクトをそれぞれ実行し、両者協調してプログラム
・ソースで示される所期の処理を遂行する。
プログラム・ソースを入力してそれをＣＰＵで実行する
ＣＰＵ用オブジェクトとＦＰＧＡで実行するＦＰＧＡ用
オブジェクトとに変換し、ロード手段が、そのＣＰＵ用
オブジェクトをＣＰＵにロードすると共にＦＰＧＡ用オ
ブジェクトをＦＰＧＡにロードする。これによって、Ｃ
ＰＵおよびＦＰＧＡが接続手段を通じて相互にデータ交
換を行いながら、ＣＰＵ用オブジェクト，ＦＰＧＡ用オ
ブジェクトをそれぞれ実行し、両者協調してプログラム
・ソースで示される所期の処理を遂行する。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１１】図１を参照すると、本発明の一実施例の情
報処理装置は、ＣＰＵ７と、ＦＰＧＡ６と、両者間のデ
ータ交換を実現する接続手段８と、プログラム・ソース
１ををＣＰＵ用オブジェクト４とＦＰＧＡ用オブジェク
ト３とに変換する変換手段２と、ＣＰＵ用オブジェクト
４をＣＰＵ７にロードし、ＦＰＧＡ用オブジェクト３を
ＦＰＧＡ６にロードするロード手段５とを含んで構成さ
れている。
報処理装置は、ＣＰＵ７と、ＦＰＧＡ６と、両者間のデ
ータ交換を実現する接続手段８と、プログラム・ソース
１ををＣＰＵ用オブジェクト４とＦＰＧＡ用オブジェク
ト３とに変換する変換手段２と、ＣＰＵ用オブジェクト
４をＣＰＵ７にロードし、ＦＰＧＡ用オブジェクト３を
ＦＰＧＡ６にロードするロード手段５とを含んで構成さ
れている。
【００１２】このような構成を有する情報処理装置にお
いて、プログラム・ソース１が与えられると、変換手段
２はそれをコンパイルしてオブジェクトを生成する。こ
のとき、変換手段２は、プログラム・ソース１のうちコ
ンパイルオプション１０で指示されたプログラム・ソー
ス部分はＦＰＧＡ用オブジェクト３に変換し、それ以外
のプログラム・ソース部分はＣＰＵ用オブジェクト４に
変換する。
いて、プログラム・ソース１が与えられると、変換手段
２はそれをコンパイルしてオブジェクトを生成する。こ
のとき、変換手段２は、プログラム・ソース１のうちコ
ンパイルオプション１０で指示されたプログラム・ソー
ス部分はＦＰＧＡ用オブジェクト３に変換し、それ以外
のプログラム・ソース部分はＣＰＵ用オブジェクト４に
変換する。
【００１３】ＦＰＧＡ用オブジェクト３に変換するプロ
グラム・ソース部分としては、例えばプログラム・ソー
ス１内の高速化処理が特に必要な部分や、ＣＰＵ７の実
行では処理時間が多くかかり過ぎる繰り返し処理の部分
とすることが望ましい。
グラム・ソース部分としては、例えばプログラム・ソー
ス１内の高速化処理が特に必要な部分や、ＣＰＵ７の実
行では処理時間が多くかかり過ぎる繰り返し処理の部分
とすることが望ましい。
【００１４】変換手段２によるＣＰＵ用オブジェクト４
の生成はほぼ従来のコンパイラと同様に実施されるが、
本実施例ではプログラム・ソース１の所期の処理がＣＰ
Ｕ７だけでなくＦＰＧＡ６によっても実行されるため、
分割に伴って必要な若干のオブジェクトがＣＰＵ用オブ
ジェクト４に追加される。例えば、本来ＣＰＵ７で行っ
ていた処理をＦＰＧＡ６に実行させるために処理データ
を接続手段８を通じてＦＰＧＡ６に渡し、その結果を接
続手段８を通じて受け取るといった処理にかかるオブジ
ェクトが追加される。
の生成はほぼ従来のコンパイラと同様に実施されるが、
本実施例ではプログラム・ソース１の所期の処理がＣＰ
Ｕ７だけでなくＦＰＧＡ６によっても実行されるため、
分割に伴って必要な若干のオブジェクトがＣＰＵ用オブ
ジェクト４に追加される。例えば、本来ＣＰＵ７で行っ
ていた処理をＦＰＧＡ６に実行させるために処理データ
を接続手段８を通じてＦＰＧＡ６に渡し、その結果を接
続手段８を通じて受け取るといった処理にかかるオブジ
ェクトが追加される。
【００１５】また、変換手段２によるＦＰＧＡ用オブジ
ェクト３の生成は、例えば変換対象のプログラム・ソー
ス部分を論理式等のハードウェア記述に一旦変換し、こ
のハードウェア記述とＦＰＧＡ６の構成情報とに基づい
てＦＰＧＡ６に上記ハードウェア記述に合致する論理動
作を行わせるための情報（マッピング情報）を生成する
ことで行う。この場合、マッピング情報がＦＰＧＡ用オ
ブジェクト３となる。更に、変換手段２は、今回のＦＰ
ＧＡ用オブジェクト３の実行時にＦＰＧＡ６のプログラ
マブルな端子のうちどの端子が入力端子として使われ、
どの端子が出力端子として使われるかを示す入出力端子
情報１１を生成する。
ェクト３の生成は、例えば変換対象のプログラム・ソー
ス部分を論理式等のハードウェア記述に一旦変換し、こ
のハードウェア記述とＦＰＧＡ６の構成情報とに基づい
てＦＰＧＡ６に上記ハードウェア記述に合致する論理動
作を行わせるための情報（マッピング情報）を生成する
ことで行う。この場合、マッピング情報がＦＰＧＡ用オ
ブジェクト３となる。更に、変換手段２は、今回のＦＰ
ＧＡ用オブジェクト３の実行時にＦＰＧＡ６のプログラ
マブルな端子のうちどの端子が入力端子として使われ、
どの端子が出力端子として使われるかを示す入出力端子
情報１１を生成する。
【００１６】変換手段２による上述した変換が終了する
と、ロード手段５は、ＣＰＵ用オブジェクト４をＣＰＵ
７の図示しないメモリにロードし、ＦＰＧＡ用オブジェ
クト３をＦＰＧＡ６内の図示しないＲＡＭにロードし、
ＣＰＵ７を起動する。
と、ロード手段５は、ＣＰＵ用オブジェクト４をＣＰＵ
７の図示しないメモリにロードし、ＦＰＧＡ用オブジェ
クト３をＦＰＧＡ６内の図示しないＲＡＭにロードし、
ＣＰＵ７を起動する。
【００１７】ＣＰＵ７は起動されると、先ず、入出力端
子情報１１を読み込み、制御線１２により接続手段８の
動作設定を行う。即ち、接続手段８は、例えばＦＰＧＡ
６の各端子に１対１につながる信号線とＣＰＵ７のバス
につながる信号線との間を任意に接続替えできる切り替
え器を内蔵しており、この切り替え器は制御線１２で設
定された制御信号に応じた切り替え動作が行えるように
なっている。そこで、ＣＰＵ７は、入出力端子情報１１
が示すＦＰＧＡ６の入力端子に、ＣＰＵ７自身が送出し
たＦＰＧＡ６向けのデータが入力されるように、また、
ＦＰＧＡ６の出力端子のデータがＣＰＵ７に入力される
ように、制御線１２により接続手段８中の切り替え器の
設定を行うものである。これによって、ＦＰＧＡ６とＣ
ＰＵ７との間で接続手段８を介して相互にデータの交換
が可能になる。
子情報１１を読み込み、制御線１２により接続手段８の
動作設定を行う。即ち、接続手段８は、例えばＦＰＧＡ
６の各端子に１対１につながる信号線とＣＰＵ７のバス
につながる信号線との間を任意に接続替えできる切り替
え器を内蔵しており、この切り替え器は制御線１２で設
定された制御信号に応じた切り替え動作が行えるように
なっている。そこで、ＣＰＵ７は、入出力端子情報１１
が示すＦＰＧＡ６の入力端子に、ＣＰＵ７自身が送出し
たＦＰＧＡ６向けのデータが入力されるように、また、
ＦＰＧＡ６の出力端子のデータがＣＰＵ７に入力される
ように、制御線１２により接続手段８中の切り替え器の
設定を行うものである。これによって、ＦＰＧＡ６とＣ
ＰＵ７との間で接続手段８を介して相互にデータの交換
が可能になる。
【００１８】その後、ＣＰＵ７はＣＰＵ用オブジェクト
４の実行を開始する。これ以降、ＣＰＵ７は必要なデー
タを接続手段８を介してＦＰＧＡ６に送出し、ＦＰＧＡ
６はロードされたＦＰＧＡ用オブジェクト３によって規
定される処理をそのデータに施して結果を接続手段８を
介してＣＰＵ７に送り、ＣＰＵ７はそれを受け取って処
理を続行するといった動作が行われ、最終的に両者協調
してプログラム・ソース１で示される所期の処理を遂行
する。
４の実行を開始する。これ以降、ＣＰＵ７は必要なデー
タを接続手段８を介してＦＰＧＡ６に送出し、ＦＰＧＡ
６はロードされたＦＰＧＡ用オブジェクト３によって規
定される処理をそのデータに施して結果を接続手段８を
介してＣＰＵ７に送り、ＣＰＵ７はそれを受け取って処
理を続行するといった動作が行われ、最終的に両者協調
してプログラム・ソース１で示される所期の処理を遂行
する。
【００１９】
【発明の効果】以上説明したように、本発明の情報処理
装置は、プログラム・ソースのうち例えばＣＰＵによる
実行では処理時間が多くかかる繰り返し部分や高速化処
理が特に必要となる部分はＦＰＧＡ用オブジェクトを生
成してＦＰＧＡで実行させるので、特定のアプリケーシ
ョン・プログラムに依存するような専用のハードウェア
を使うことなく、与えられたプログラム・ソースによる
所期の処理を高速に実行することができる効果がある。
装置は、プログラム・ソースのうち例えばＣＰＵによる
実行では処理時間が多くかかる繰り返し部分や高速化処
理が特に必要となる部分はＦＰＧＡ用オブジェクトを生
成してＦＰＧＡで実行させるので、特定のアプリケーシ
ョン・プログラムに依存するような専用のハードウェア
を使うことなく、与えられたプログラム・ソースによる
所期の処理を高速に実行することができる効果がある。
【図１】本発明の一実施例の情報処理装置のブロック図
である。
である。
１…プログラム・ソース
２…変換手段
３…ＦＰＧＡ用オブジェクト
４…ＣＰＵ用オブジェクト
５…ロード手段
６…ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｇａｔｅ Ａｒｒａｙ）７…ＣＰＵ ８…接続手段 １０…コンパイルオプション １１…入出力端子情報 １２…制御線
Ｇａｔｅ Ａｒｒａｙ）７…ＣＰＵ ８…接続手段 １０…コンパイルオプション １１…入出力端子情報 １２…制御線
Claims (3)
- 【請求項１】 ＣＰＵと、ＦＰＧＡと、前記ＣＰＵと
前記ＦＰＧＡとの間のデータ交換のための接続手段と、
プログラム・ソースを、前記ＣＰＵで実行するＣＰＵ用
オブジェクトと前記ＦＰＧＡで実行するＦＰＧＡ用オブ
ジェクトとに変換する変換手段と、該変換手段で得られ
た前記ＣＰＵ用オブジェクトを前記ＣＰＵにロードし、
前記ＦＰＧＡ用オブジェクトを前記ＦＰＧＡにロードす
るロード手段とを含む情報処理装置。 - 【請求項２】 前記変換手段は、前記プログラム・ソ
ースのうちのコンパイルオプションで指示された部分を
ＦＰＧＡ用オブジェクトに変換することを特徴とする請
求項１記載の情報処理装置。 - 【請求項３】 前記接続手段は、前記ＣＰＵから出力
された前記ＦＰＧＡ向けのデータを前記ＦＰＧＡの入力
端子に入力し、前記ＦＰＧＡの出力端子から出力された
データを前記ＣＰＵに出力する構成を有する請求項１ま
たは２記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10680491A JPH04314133A (ja) | 1991-04-11 | 1991-04-11 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10680491A JPH04314133A (ja) | 1991-04-11 | 1991-04-11 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04314133A true JPH04314133A (ja) | 1992-11-05 |
Family
ID=14443049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10680491A Pending JPH04314133A (ja) | 1991-04-11 | 1991-04-11 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04314133A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000514944A (ja) * | 1997-05-08 | 2000-11-07 | アイレディー コーポレイション | オブジェクト指向プログラミング言語のためのハードウェア加速器 |
| WO2001090887A1 (fr) * | 2000-05-25 | 2001-11-29 | Fujitsu Limited | Procede de traitement de programme permettant un traitement haute vitesse au moyen d'un materiel a reconfiguration dynamique et programme permettant d'executer ce procede de traitement |
| WO2001095099A1 (en) * | 2000-06-06 | 2001-12-13 | Tadahiro Ohmi | System for managing circuitry of variable function information processing circuit and method for managing circuitry of variable function information processing circuit |
| JP2003036175A (ja) * | 2001-07-24 | 2003-02-07 | Pacific Design Kk | データ処理装置の設計方法 |
| WO2010016299A1 (ja) | 2008-08-07 | 2010-02-11 | 三菱電機株式会社 | 半導体集積回路装置、設備機器制御装置、及び機器状態表示装置 |
| JP2010044578A (ja) * | 2008-08-12 | 2010-02-25 | Toshiba Corp | マルチコアプロセッサ |
| JP2011090710A (ja) * | 1998-11-20 | 2011-05-06 | Altera Corp | 再構成可能なプログラマブルロジックデバイスコンピュータシステム |
| JP2012133756A (ja) * | 2010-11-10 | 2012-07-12 | Src Computers Inc | ヘテロジニアス黙示的及び明示的プロセッシング要素の計算の一体化のためのシステム及び方法 |
| WO2017056427A1 (ja) * | 2015-09-30 | 2017-04-06 | 日本電気株式会社 | プログラム書換装置、方法および記憶媒体 |
-
1991
- 1991-04-11 JP JP10680491A patent/JPH04314133A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000514944A (ja) * | 1997-05-08 | 2000-11-07 | アイレディー コーポレイション | オブジェクト指向プログラミング言語のためのハードウェア加速器 |
| JP2011090710A (ja) * | 1998-11-20 | 2011-05-06 | Altera Corp | 再構成可能なプログラマブルロジックデバイスコンピュータシステム |
| WO2001090887A1 (fr) * | 2000-05-25 | 2001-11-29 | Fujitsu Limited | Procede de traitement de programme permettant un traitement haute vitesse au moyen d'un materiel a reconfiguration dynamique et programme permettant d'executer ce procede de traitement |
| WO2001095099A1 (en) * | 2000-06-06 | 2001-12-13 | Tadahiro Ohmi | System for managing circuitry of variable function information processing circuit and method for managing circuitry of variable function information processing circuit |
| US7424595B2 (en) | 2000-06-06 | 2008-09-09 | Tadahiro Ohmi | System for managing circuitry of variable function information processing circuit and method for managing circuitry of variable function information processing circuit |
| JP2003036175A (ja) * | 2001-07-24 | 2003-02-07 | Pacific Design Kk | データ処理装置の設計方法 |
| WO2010016299A1 (ja) | 2008-08-07 | 2010-02-11 | 三菱電機株式会社 | 半導体集積回路装置、設備機器制御装置、及び機器状態表示装置 |
| US8823723B2 (en) | 2008-08-07 | 2014-09-02 | Mitsubishi Electric Corporation | Semiconductor integrated circuit device, facility appliance control device, and appliance state display apparatus |
| JP2010044578A (ja) * | 2008-08-12 | 2010-02-25 | Toshiba Corp | マルチコアプロセッサ |
| JP2012133756A (ja) * | 2010-11-10 | 2012-07-12 | Src Computers Inc | ヘテロジニアス黙示的及び明示的プロセッシング要素の計算の一体化のためのシステム及び方法 |
| WO2017056427A1 (ja) * | 2015-09-30 | 2017-04-06 | 日本電気株式会社 | プログラム書換装置、方法および記憶媒体 |
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