JPH04314233A - 高速データ通信装置 - Google Patents
高速データ通信装置Info
- Publication number
- JPH04314233A JPH04314233A JP7987191A JP7987191A JPH04314233A JP H04314233 A JPH04314233 A JP H04314233A JP 7987191 A JP7987191 A JP 7987191A JP 7987191 A JP7987191 A JP 7987191A JP H04314233 A JPH04314233 A JP H04314233A
- Authority
- JP
- Japan
- Prior art keywords
- data communication
- data
- communication device
- main storage
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、データ通信を行うコ
ンピュータ又はその他の機器に実装されるデータ通信装
置において、特にデータ通信の高速化に関するものであ
る。
ンピュータ又はその他の機器に実装されるデータ通信装
置において、特にデータ通信の高速化に関するものであ
る。
【０００２】
【従来の技術】図３は従来のデータ通信装置を用いてデ
ータ通信を行う通信システムの構成を概略的に示すブロ
ック図である。図において、１は中央処理装置（ＣＰＵ
）、２は主記憶装置、３はデータ通信装置、５はＣＰＵ
バス、６はデータ入出力バス（Ｉ／Ｏバス）である。 図３に示されるように、データ通信装置３はＣＰＵバス
５又はデータ入出力バス６に接続されており、ＣＰＵバ
ス５上にはＣＰＵ１及び主記憶装置２がそれぞれ接続さ
れている。
ータ通信を行う通信システムの構成を概略的に示すブロ
ック図である。図において、１は中央処理装置（ＣＰＵ
）、２は主記憶装置、３はデータ通信装置、５はＣＰＵ
バス、６はデータ入出力バス（Ｉ／Ｏバス）である。 図３に示されるように、データ通信装置３はＣＰＵバス
５又はデータ入出力バス６に接続されており、ＣＰＵバ
ス５上にはＣＰＵ１及び主記憶装置２がそれぞれ接続さ
れている。
【０００３】図４は図３のデータ通信装置によるデータ
送信及びデータ受信の処理を説明するためのフローチャ
ートである。図において、２１〜２５はデータの処理過
程を示すステップである。
送信及びデータ受信の処理を説明するためのフローチャ
ートである。図において、２１〜２５はデータの処理過
程を示すステップである。
【０００４】次に、上記従来のデータ通信装置によるデ
ータ送信及びデータ受信の動作について説明する。まず
、データ送信を行う場合には、ＣＰＵ１からデータ送信
命令が発行される（ステップ２１）。これに伴って、主
記憶装置２上にある送信データ（転送データ）について
データ通信装置３へのコピーが行われる（ステップ２２
）。このコピーの処理が完了して始めてデータ通信装置
３から上記送信データの出力が行われる（ステップ２３
）。
ータ送信及びデータ受信の動作について説明する。まず
、データ送信を行う場合には、ＣＰＵ１からデータ送信
命令が発行される（ステップ２１）。これに伴って、主
記憶装置２上にある送信データ（転送データ）について
データ通信装置３へのコピーが行われる（ステップ２２
）。このコピーの処理が完了して始めてデータ通信装置
３から上記送信データの出力が行われる（ステップ２３
）。
【０００５】またデータ受信を行う場合も同様に、デー
タ通信装置３からデータ受信を知らせる割込みが発生す
ると、ＣＰＵ１からデータ受信命令が発行される（ステ
ップ２４）。これに伴って、受信データについてデータ
通信装置３から主記憶装置２へのコピーが行われる（ス
テップ２５）。これにより、始めてＣＰＵ１が受信デー
タを得ることができる。
タ通信装置３からデータ受信を知らせる割込みが発生す
ると、ＣＰＵ１からデータ受信命令が発行される（ステ
ップ２４）。これに伴って、受信データについてデータ
通信装置３から主記憶装置２へのコピーが行われる（ス
テップ２５）。これにより、始めてＣＰＵ１が受信デー
タを得ることができる。
【０００６】
【発明が解決しようとする課題】上記した従来のデータ
通信装置を用いてデータ通信を行う通信システムは以上
のように構成されているので、データ送信及びデータ受
信の場合において、主記憶装置２とデータ通信装置３と
の間では必ずデータをコピーする処理が必要であり、そ
のために、データ通信を行う場合におけるデータ転送が
遅くなってしまうという問題点があった。
通信装置を用いてデータ通信を行う通信システムは以上
のように構成されているので、データ送信及びデータ受
信の場合において、主記憶装置２とデータ通信装置３と
の間では必ずデータをコピーする処理が必要であり、そ
のために、データ通信を行う場合におけるデータ転送が
遅くなってしまうという問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、主記憶装置とデータ通信装置と
の間でデータをコピーする処理を必要とせず、高速なデ
ータ転送を行うことができる高速データ通信装置を提供
することを目的とする。
ためになされたもので、主記憶装置とデータ通信装置と
の間でデータをコピーする処理を必要とせず、高速なデ
ータ転送を行うことができる高速データ通信装置を提供
することを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る高速デー
タ通信装置は、データ通信を行うコンピュータ又はその
他の機器の主記憶装置における一部の主記憶装置をデー
タ通信装置内に実装し、さらにこのデータ通信装置をＣ
ＰＵバスに直接に接続するようにしたものである。
タ通信装置は、データ通信を行うコンピュータ又はその
他の機器の主記憶装置における一部の主記憶装置をデー
タ通信装置内に実装し、さらにこのデータ通信装置をＣ
ＰＵバスに直接に接続するようにしたものである。
【０００９】
【作用】この発明における高速データ通信装置は、主記
憶装置とデータ通信装置との間でデータをコピーする処
理を必要としないために、データ転送に要する時間が短
縮される。また、データ通信装置が高速なＣＰＵバスに
直接に接続されているために、ＣＰＵは高速に転送デー
タをアクセスすることができる。
憶装置とデータ通信装置との間でデータをコピーする処
理を必要としないために、データ転送に要する時間が短
縮される。また、データ通信装置が高速なＣＰＵバスに
直接に接続されているために、ＣＰＵは高速に転送デー
タをアクセスすることができる。
【００１０】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の実施例である高速データ通信装
置を用いてデータ通信を行う通信システムの構成を概略
的に示すブロック図である。図において、１は中央処理
装置（ＣＰＵ）、２は主記憶装置、３ａはこの発明によ
るデータ通信装置、４はデータ通信装置３ａ内に実装さ
れる主記憶装置２における一部の主記憶装置、５はＣＰ
Ｕバスである。図１に示されるように、この発明による
データ通信装置３ａはその装置内に一部の主記憶装置４
を保持しており、この一部の主記憶装置４はＣＰＵバス
５に接続されている主記憶装置２の一部として構成され
ている。また、データ通信装置３ａはＣＰＵ１及び主記
憶装置２が接続されるＣＰＵバス５に同じく直接に接続
されている。
する。図１はこの発明の実施例である高速データ通信装
置を用いてデータ通信を行う通信システムの構成を概略
的に示すブロック図である。図において、１は中央処理
装置（ＣＰＵ）、２は主記憶装置、３ａはこの発明によ
るデータ通信装置、４はデータ通信装置３ａ内に実装さ
れる主記憶装置２における一部の主記憶装置、５はＣＰ
Ｕバスである。図１に示されるように、この発明による
データ通信装置３ａはその装置内に一部の主記憶装置４
を保持しており、この一部の主記憶装置４はＣＰＵバス
５に接続されている主記憶装置２の一部として構成され
ている。また、データ通信装置３ａはＣＰＵ１及び主記
憶装置２が接続されるＣＰＵバス５に同じく直接に接続
されている。
【００１１】図２は図１の高速データ通信装置によるデ
ータ送信及びデータ受信の処理を説明するためのフロー
チャートである。図において、１１〜１４はデータの処
理過程を示すステップである。
ータ送信及びデータ受信の処理を説明するためのフロー
チャートである。図において、１１〜１４はデータの処
理過程を示すステップである。
【００１２】次に、上記この発明の実施例である高速デ
ータ通信装置によるデータ送信及びデータ受信の動作に
ついて説明する。まず、データ送信を行う場合には、Ｃ
ＰＵ１からデータ送信命令が発行される（ステップ１１
）。この時、主記憶装置２ではなく送信したいデータ通
信装置３ａ上にある一部の主記憶装置４に送信データ（
転送データ）を格納する。上記送信データ（転送データ
）を受けたデータ通信装置３ａは、ＣＰＵバス５を介し
て主記憶装置２からデータを取得することなしに、デー
タ通信装置３ａ上の一部の主記憶装置４にあるデータを
そのまま出力する（ステップ１２）。
ータ通信装置によるデータ送信及びデータ受信の動作に
ついて説明する。まず、データ送信を行う場合には、Ｃ
ＰＵ１からデータ送信命令が発行される（ステップ１１
）。この時、主記憶装置２ではなく送信したいデータ通
信装置３ａ上にある一部の主記憶装置４に送信データ（
転送データ）を格納する。上記送信データ（転送データ
）を受けたデータ通信装置３ａは、ＣＰＵバス５を介し
て主記憶装置２からデータを取得することなしに、デー
タ通信装置３ａ上の一部の主記憶装置４にあるデータを
そのまま出力する（ステップ１２）。
【００１３】またデータ受信を行う場合も同様に、デー
タ通信装置３ａからデータ受信を知らせる割込みが発生
すると、ＣＰＵ１からデータ受信命令が発行される（ス
テップ１３）。この時、データ通信装置３ａはその装置
上にある一部の主記憶装置４に受信データを格納する。 また、ＣＰＵ１は直接にデータ通信装置３ａ上の一部の
主記憶装置４にある受信データをアクセスする（ステッ
プ１４）。
タ通信装置３ａからデータ受信を知らせる割込みが発生
すると、ＣＰＵ１からデータ受信命令が発行される（ス
テップ１３）。この時、データ通信装置３ａはその装置
上にある一部の主記憶装置４に受信データを格納する。 また、ＣＰＵ１は直接にデータ通信装置３ａ上の一部の
主記憶装置４にある受信データをアクセスする（ステッ
プ１４）。
【００１４】なお、上記実施例ではデータ通信を行うコ
ンピュータ又はその他の機器に実装されるデータ通信装
置３ａについて説明したが、このようなデータ通信装置
に限らず、例えば外部記憶装置、グラフィック処理装置
、プリンタ装置等の他の入出力装置についても適用する
ことができ、上記実施例と同様の効果を奏する。
ンピュータ又はその他の機器に実装されるデータ通信装
置３ａについて説明したが、このようなデータ通信装置
に限らず、例えば外部記憶装置、グラフィック処理装置
、プリンタ装置等の他の入出力装置についても適用する
ことができ、上記実施例と同様の効果を奏する。
【００１５】
【発明の効果】以上のように、この発明の高速データ通
信装置によれば、データ通信を行うコンピュータ又はそ
の他の機器の主記憶装置における一部の主記憶装置をデ
ータ通信装置内に実装し、さらにこのデータ通信装置を
ＣＰＵバスに直接に接続するように構成したので、この
種の従来装置と比べて主記憶装置とデータ通信装置との
間でデータをコピーする処理を必要としないために、デ
ータ転送に要する時間が短縮され、容易に高速なデータ
通信を行うことができるという優れた効果を奏する。
信装置によれば、データ通信を行うコンピュータ又はそ
の他の機器の主記憶装置における一部の主記憶装置をデ
ータ通信装置内に実装し、さらにこのデータ通信装置を
ＣＰＵバスに直接に接続するように構成したので、この
種の従来装置と比べて主記憶装置とデータ通信装置との
間でデータをコピーする処理を必要としないために、デ
ータ転送に要する時間が短縮され、容易に高速なデータ
通信を行うことができるという優れた効果を奏する。
【図１】この発明の実施例である高速データ通信装置を
用いてデータ通信を行う通信システムの構成を概略的に
示すブロック図である。
用いてデータ通信を行う通信システムの構成を概略的に
示すブロック図である。
【図２】図１の高速データ通信装置によるデータ送信及
びデータ受信の処理を説明するためのフローチャートで
ある。
びデータ受信の処理を説明するためのフローチャートで
ある。
【図３】従来のデータ通信装置を用いてデータ通信を行
う通信システムの構成を概略的に示すブロック図である
。
う通信システムの構成を概略的に示すブロック図である
。
【図４】図３のデータ通信装置によるデータ送信及びデ
ータ受信の処理を説明するためのフローチャートである
。
ータ受信の処理を説明するためのフローチャートである
。
１ 中央処理装置（ＣＰＵ）
２ 主記憶装置
３ データ通信装置
３ａ データ通信装置
４ 一部の主記憶装置
５ ＣＰＵバス
Claims (1)
- 【請求項１】 データ通信を行うコンピュータ又はそ
の他の機器に実装されるデータ通信装置において、中央
処理装置（ＣＰＵ）及び主記憶装置が接続されるＣＰＵ
バスに同じく直接に接続され、上記主記憶装置における
一部の主記憶装置を自己装置内に実装して成る構成を備
えたことを特徴とする高速データ通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7987191A JPH04314233A (ja) | 1991-04-12 | 1991-04-12 | 高速データ通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7987191A JPH04314233A (ja) | 1991-04-12 | 1991-04-12 | 高速データ通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04314233A true JPH04314233A (ja) | 1992-11-05 |
Family
ID=13702284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7987191A Pending JPH04314233A (ja) | 1991-04-12 | 1991-04-12 | 高速データ通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04314233A (ja) |
-
1991
- 1991-04-12 JP JP7987191A patent/JPH04314233A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04314233A (ja) | 高速データ通信装置 | |
| JPH02128250A (ja) | 情報処理装置のアクセス制御回路 | |
| JPH0642227B2 (ja) | デ−タ転送装置 | |
| JPS6061859A (ja) | マイクロコンピュ−タのデ−タ通信方式 | |
| JPH02135513A (ja) | データ処理装置 | |
| JPS58178468A (ja) | デ−タ処理システムの割込方式 | |
| JPH03204254A (ja) | データ受信装置 | |
| JPS6214866B2 (ja) | ||
| JPH03144739A (ja) | 二重化記憶装置へのデータ転写制御方式 | |
| JPH02141805A (ja) | シーケンス制御装置 | |
| JPH0675793A (ja) | 仮想計算機間データ送受信処理方法 | |
| JPH03276218A (ja) | 電子回路制御装置 | |
| JPH05265923A (ja) | データ転送装置 | |
| JPS6341973A (ja) | マルチプロセツサシステム | |
| JPS63117538A (ja) | 受信装置 | |
| KR19990038489A (ko) | 멀티 프로세스 시스템에서 데이터 라이트/리드 방법 및 데이터엑세스 장치 | |
| JPH01206447A (ja) | データ処理方式 | |
| JPS63216161A (ja) | デ−タ転送方式 | |
| JPS602705B2 (ja) | オプシヨン接続方式 | |
| JPS60128550A (ja) | 全２重通信方式 | |
| JPH0256022A (ja) | プリンタ出力転送制御装置 | |
| JPH03159442A (ja) | 通信制御装置 | |
| JPS63307567A (ja) | デ−タ転送方式 | |
| JPH04274546A (ja) | サイクル・スチール制御方式 | |
| JPH04352052A (ja) | データ処理装置 |