JPH0431423B2 - - Google Patents
Info
- Publication number
- JPH0431423B2 JPH0431423B2 JP61057313A JP5731386A JPH0431423B2 JP H0431423 B2 JPH0431423 B2 JP H0431423B2 JP 61057313 A JP61057313 A JP 61057313A JP 5731386 A JP5731386 A JP 5731386A JP H0431423 B2 JPH0431423 B2 JP H0431423B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- processor
- data
- processing
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔概要〕
マルチプロセツサにてデータ通信処理とデータ
処理を行う装置のバツフアアドレス管理方式であ
つて、２つのプロセツサ間のデータバツフア処理
に当たつて、第１のプロセツサ（サブプロセツ
サ）が第２のプロセツサ（メインプロセツサ）よ
り通知されたバツフアの物理アドレスより、直接
アクセス転送（以下DMA転送と称する）に必要
なDMAアドレスを演算し求め、双方を常に一対
で管理するこにより、メインアドレスシング方法
の相違によるバツフアリング処理のオーバヘツド
演算時間の減少を可能とする。
処理を行う装置のバツフアアドレス管理方式であ
つて、２つのプロセツサ間のデータバツフア処理
に当たつて、第１のプロセツサ（サブプロセツ
サ）が第２のプロセツサ（メインプロセツサ）よ
り通知されたバツフアの物理アドレスより、直接
アクセス転送（以下DMA転送と称する）に必要
なDMAアドレスを演算し求め、双方を常に一対
で管理するこにより、メインアドレスシング方法
の相違によるバツフアリング処理のオーバヘツド
演算時間の減少を可能とする。
データ通信処理を行うプロセツサと、データ処
理を行うプロセツサとのマルチプロセツサにてデ
ータ授受を処理する装置に係り、特に複数のアド
レスシング方法を有するマルチプロセツサのバツ
フアアドレス管理方式に関する。
理を行うプロセツサとのマルチプロセツサにてデ
ータ授受を処理する装置に係り、特に複数のアド
レスシング方法を有するマルチプロセツサのバツ
フアアドレス管理方式に関する。
例えば、オンライン計算システムにおける通信
制御装置は、一種の入出力制御装置として機能
し、複数の入出力装置に相当する通信回線を収容
し、その通信系を制御するプロセツサ（これを以
下サブプロセツサと称する）機能と、ホスト装置
と前記通信回線との間で授受するデータ処理を行
うプロセツサ（これを以下メンイプロセツサと称
する）機能とを有するマルチプロセツサにて制御
している。
制御装置は、一種の入出力制御装置として機能
し、複数の入出力装置に相当する通信回線を収容
し、その通信系を制御するプロセツサ（これを以
下サブプロセツサと称する）機能と、ホスト装置
と前記通信回線との間で授受するデータ処理を行
うプロセツサ（これを以下メンイプロセツサと称
する）機能とを有するマルチプロセツサにて制御
している。
このような通信制御装置を入出力制御の面から
通信系を見ると、 (1) 通信回線上のデータ転送速度は、ホスト装置
の内部処理速度と比較すると非常に遅い。
通信系を見ると、 (1) 通信回線上のデータ転送速度は、ホスト装置
の内部処理速度と比較すると非常に遅い。
(2) 通信回線上のデータ転送は、ホスト装置の内
部処理とは非同期的に行われる。
部処理とは非同期的に行われる。
(3) 通信回線の数、即ち入出力端子の数が多い。
等の特徴がある。
従つて、１台のホスト装置と複数の通信回線を
介して接続される多数の端末とのデータ授受をス
ムーズに能率良く処理するためには、授受するデ
ータのバツフアリングによる速度の変換と整合が
必要となる。
介して接続される多数の端末とのデータ授受をス
ムーズに能率良く処理するためには、授受するデ
ータのバツフアリングによる速度の変換と整合が
必要となる。
しかし、通常通信系を制御するサブプロセツサ
と、データ処理を行うメインプロセツサとのバツ
フアアドレスシング方法が相違しており、授受す
るデータのバツフアリング処理時のアドレス変換
に多大の処理時間、即ち多大のオーバヘツド演算
時間を要しており、かかる処理を効率的に行うバ
ツフアアドレス管理方式の実用化が期待されてい
る。
と、データ処理を行うメインプロセツサとのバツ
フアアドレスシング方法が相違しており、授受す
るデータのバツフアリング処理時のアドレス変換
に多大の処理時間、即ち多大のオーバヘツド演算
時間を要しており、かかる処理を効率的に行うバ
ツフアアドレス管理方式の実用化が期待されてい
る。
第４図は従来例を説明するブロツク図、第５図
は従来例の処理手順を説明する図をそれぞれ示
す。
は従来例の処理手順を説明する図をそれぞれ示
す。
第４図は通信制御装置１０の構成概要を示すブ
ロツク図であり、この通信制御装置１０は、 複数の通信回線＃０〜＃ｎを収容し、これら通
信回線＃０〜＃ｎの制御と通信回線＃０〜＃ｎと
のインタフエース機能を果たすサブプロセツサ２
０と、 管理下にある記憶部３２に対して通信回線＃０
〜＃ｎを介して授受するデータのバツフアリング
処理と、ホスト装置（図示していない）とのデー
タ授受処理を制御するメインプロセツサ３０と、 サブプロセツサ２０からメインプロセツサ３０
内記憶部３２へのデータ転送をDMAで処理する
ための機能を有するDMA回路４０とから構成さ
れている。
ロツク図であり、この通信制御装置１０は、 複数の通信回線＃０〜＃ｎを収容し、これら通
信回線＃０〜＃ｎの制御と通信回線＃０〜＃ｎと
のインタフエース機能を果たすサブプロセツサ２
０と、 管理下にある記憶部３２に対して通信回線＃０
〜＃ｎを介して授受するデータのバツフアリング
処理と、ホスト装置（図示していない）とのデー
タ授受処理を制御するメインプロセツサ３０と、 サブプロセツサ２０からメインプロセツサ３０
内記憶部３２へのデータ転送をDMAで処理する
ための機能を有するDMA回路４０とから構成さ
れている。
又、サブプロセツサ２０は制御プログラムに基
づき通信系の制御処理動作を実行する処理部２１
と、メインプロセツサ３０から送出される記憶部
３２に対する物理アドレスを格納するアドレス
メモリ２４と、物理アドレスをDMA処理のア
ドレスに変換するアドレス変換部２２ａ及び
DMAアドレスを物理アドレス′に変換する
アドレス変換部２２ｂとからなつている。
づき通信系の制御処理動作を実行する処理部２１
と、メインプロセツサ３０から送出される記憶部
３２に対する物理アドレスを格納するアドレス
メモリ２４と、物理アドレスをDMA処理のア
ドレスに変換するアドレス変換部２２ａ及び
DMAアドレスを物理アドレス′に変換する
アドレス変換部２２ｂとからなつている。
尚、アドレス変換部２２ａ，ｂで行う変換と
は、例えば16ビツト系（メインプロセツサ３０）
で処理するためのアドレスを８ビツト系（サブプ
ロセツサ２０）へ変換することを意味する。
は、例えば16ビツト系（メインプロセツサ３０）
で処理するためのアドレスを８ビツト系（サブプ
ロセツサ２０）へ変換することを意味する。
次に例えば、通信回線＃ｉからホスト装置（図
示していない）に対してデータが転送されて来る
と、データ処理速度の相違を調整するためにメイ
ンプロセツサ３０内記憶部３２へ一旦バツフアリ
ングして、ホスト装置（図示していない）へ送出
する。
示していない）に対してデータが転送されて来る
と、データ処理速度の相違を調整するためにメイ
ンプロセツサ３０内記憶部３２へ一旦バツフアリ
ングして、ホスト装置（図示していない）へ送出
する。
この時、メインプロセツサ３０は記憶部３２へ
バツフアリングするための物理アドレスをサブ
プロセツサ２０へ通知し、その物理アドレスを
一旦アドレスメモリ２４に格納する。
バツフアリングするための物理アドレスをサブ
プロセツサ２０へ通知し、その物理アドレスを
一旦アドレスメモリ２４に格納する。
その物理アドレスをアドレス変換部２２ａで
DMAアドレスに変換してDMA回路４０へ送
出し、DMA回路４０をアクセスして通信回線
＃ｉからのデータをDMA回路４０を介して記憶
部３２を直接アクセスしてバツフアリングする。
DMAアドレスに変換してDMA回路４０へ送
出し、DMA回路４０をアクセスして通信回線
＃ｉからのデータをDMA回路４０を介して記憶
部３２を直接アクセスしてバツフアリングする。
尚、DMAアドレスに変換したアドレスはアド
レス変換部２２ｂで再度DMAアドレスから物
理アドレス′に変換され、メインプロセツサ３
０へ送出され、記憶部３２へのデータバツフアリ
ングの通知とする。
レス変換部２２ｂで再度DMAアドレスから物
理アドレス′に変換され、メインプロセツサ３
０へ送出され、記憶部３２へのデータバツフアリ
ングの通知とする。
この処理を複数の物理アドレスに対して繰り
返し行う。尚、この処理手順を第５図にて説明す
る。
返し行う。尚、この処理手順を第５図にて説明す
る。
即ち、メインプロセツサ３０はサブプロセツサ
２０に対して受信用バツフア（記憶部３２に相当
する）を物理アドレスで供給し、バツフア供給
が終わるまで繰り返し、その物理アドレスをア
ドレスメモリ２４に格納する。（ステツプ100、
101） サブプロセツサ２０は受信用バツフア、即ち物
理アドレスの１つを取出し、アドレス変換部２
２ａでDMAアドレスにアドレス変換して、
DMA回路４０内レジスタにセツトする。（ステ
ツプ102） DMA回路４０内レジスタへのデータ受信及び
当該の受信用バツフアに対するDMA転送が終了
すると、当該DMAアドレスをアドレス変換部
２２ｂで物理アドレス′に変換して、当該受信
用バツフアへのバツフアリングを通知する。
２０に対して受信用バツフア（記憶部３２に相当
する）を物理アドレスで供給し、バツフア供給
が終わるまで繰り返し、その物理アドレスをア
ドレスメモリ２４に格納する。（ステツプ100、
101） サブプロセツサ２０は受信用バツフア、即ち物
理アドレスの１つを取出し、アドレス変換部２
２ａでDMAアドレスにアドレス変換して、
DMA回路４０内レジスタにセツトする。（ステ
ツプ102） DMA回路４０内レジスタへのデータ受信及び
当該の受信用バツフアに対するDMA転送が終了
すると、当該DMAアドレスをアドレス変換部
２２ｂで物理アドレス′に変換して、当該受信
用バツフアへのバツフアリングを通知する。
次に、次の受信用バツフア、即ち１つの物理ア
ドレスを取出し、同様の処理を繰り返す。（ス
テツプ103、104） 〔発明が解決しようとする問題点〕 上述のようなバツフアアドレス管理方式では、
DMA回路４０内レジスタへデータをセツトする
毎に繰り返し物理アドレスからDMAアドレス
へのアドレス変換を行うことになる。
ドレスを取出し、同様の処理を繰り返す。（ス
テツプ103、104） 〔発明が解決しようとする問題点〕 上述のようなバツフアアドレス管理方式では、
DMA回路４０内レジスタへデータをセツトする
毎に繰り返し物理アドレスからDMAアドレス
へのアドレス変換を行うことになる。
又、メインプロセツサ３０へデータバツフアリ
ングを通知する毎にDMAアドレスから物理ア
ドレス′へのアドレス変換を行うため、そのオ
ーバヘツド演算時間が増大し、従つてデータ授受
の処理時間が増大すると言う問題点があつた。
ングを通知する毎にDMAアドレスから物理ア
ドレス′へのアドレス変換を行うため、そのオ
ーバヘツド演算時間が増大し、従つてデータ授受
の処理時間が増大すると言う問題点があつた。
第１図は本発明の原理を説明するブロツク図を
示す。第１図に示す原理ブロツク図は、 複数の通信回線＃０〜＃ｎを収容しており、こ
れら複数の通信回線＃０〜＃ｎを通じての通信処
理を主に制御する第１のプロセツサ（サブプロセ
ツサ）２０と、 第２のプロセツサ（メインプロセツサ）３０が
管理する記憶部３２の物理アドレスと、前記物
理アドレスからアドレス変換して得た直接アク
セス回路４０が記憶部３２に対して直接アクセス
するための直接アクセスアドレスとを一対で管
理・格納するアドレスメモリ２３と、 各通信回線＃０〜＃ｎを介して授受されるデー
タ処理を主に制御する第２のプロセツサ（メイン
プロセツサ）３０と、 各通信回線＃０〜＃ｎを介して授受されるデー
タを物理アドレスに該当するバツフアへバツフ
アリングする記憶部３２と、 記憶部３２に対して各通信回線＃０〜＃ｎを介
して授受されるデータをDMAにてバツフアリン
グさせるDMA回路４０とから構成されている。
示す。第１図に示す原理ブロツク図は、 複数の通信回線＃０〜＃ｎを収容しており、こ
れら複数の通信回線＃０〜＃ｎを通じての通信処
理を主に制御する第１のプロセツサ（サブプロセ
ツサ）２０と、 第２のプロセツサ（メインプロセツサ）３０が
管理する記憶部３２の物理アドレスと、前記物
理アドレスからアドレス変換して得た直接アク
セス回路４０が記憶部３２に対して直接アクセス
するための直接アクセスアドレスとを一対で管
理・格納するアドレスメモリ２３と、 各通信回線＃０〜＃ｎを介して授受されるデー
タ処理を主に制御する第２のプロセツサ（メイン
プロセツサ）３０と、 各通信回線＃０〜＃ｎを介して授受されるデー
タを物理アドレスに該当するバツフアへバツフ
アリングする記憶部３２と、 記憶部３２に対して各通信回線＃０〜＃ｎを介
して授受されるデータをDMAにてバツフアリン
グさせるDMA回路４０とから構成されている。
通信系を介してホスト装置の授受されるデータ
を通信系を管理するサブプロセツサを通じてメイ
ンプロセツサ内データバツフア（記憶部）へ
DMA転送にてバツフアリング処理する場合、 メインプロセツサより送出されるデータバツフ
ア（記憶部）の物理アドレスをアドレス変換部で
DMAアドレスに変換して、物理アドレスと変換
されたDMAアドレスとを一対にしてサブプロセ
ツサ内アドレスメモリに格納・管理する。
を通信系を管理するサブプロセツサを通じてメイ
ンプロセツサ内データバツフア（記憶部）へ
DMA転送にてバツフアリング処理する場合、 メインプロセツサより送出されるデータバツフ
ア（記憶部）の物理アドレスをアドレス変換部で
DMAアドレスに変換して、物理アドレスと変換
されたDMAアドレスとを一対にしてサブプロセ
ツサ内アドレスメモリに格納・管理する。
次に、前記アドレスメモリからDMAアドレス
と、対応する物理アドレスを読出し、データバツ
フア（記憶部）へのDMA処理とそのデータバツ
フア（記憶部）へのバツフアリング処理を通知す
るように構成することにより、アドレス変換のオ
ーバヘツドによる処理時間の増大化を防止するこ
とが可能となる。
と、対応する物理アドレスを読出し、データバツ
フア（記憶部）へのDMA処理とそのデータバツ
フア（記憶部）へのバツフアリング処理を通知す
るように構成することにより、アドレス変換のオ
ーバヘツドによる処理時間の増大化を防止するこ
とが可能となる。
以下本発明の要旨を第２図、第３図に示す実施
例により具体的に説明する。
例により具体的に説明する。
第２図は本発明の実施例を説明するブロツク
図、第３図は本発明の実施例における処理手順を
説明する図をそれぞれ示す。尚、全図を通じで同
一符号は同一対象物を示す。
図、第３図は本発明の実施例における処理手順を
説明する図をそれぞれ示す。尚、全図を通じで同
一符号は同一対象物を示す。
本実施例におけるサブプロセツサ２０のアドレ
ス変換部２２は、メインプロセツサ３０から通知
される受信用バツフアに相当する物理アドレス
を受けると、直ちにDMAアドレスを算出し
て、物理アドレスと算出したDMAアドレス
とを一対にしてアドレスメモリ２３に送出する。
ス変換部２２は、メインプロセツサ３０から通知
される受信用バツフアに相当する物理アドレス
を受けると、直ちにDMAアドレスを算出し
て、物理アドレスと算出したDMAアドレス
とを一対にしてアドレスメモリ２３に送出する。
この一対のアドレスを受けたアドレスメモリ２
３は処理部２１の制御のもとに格納し、一対のア
ドレスとして以降管理する。（第３図のステツプ
100、105に相当。以下同様） メインプロセツサ３０からの受信バツフア（物
理アドレス）の供給が終了し、データ受信準備
が整うと、DMA回路４０内レジスタに当該の
DMAのアドレスを読出し設定し、受信バツフ
ア（記憶部３２）へのデータ受信が可能となる。
（ステツプ101、106） 受信データの受信バツフア（記憶部３２）への
データ転送が終了すると、サブプロセツサ２０は
当該物理アドレス′を読出し、メインプロセツ
サ３０に対してこの物理アドレス′を送出して
データ受信通知を行う。
３は処理部２１の制御のもとに格納し、一対のア
ドレスとして以降管理する。（第３図のステツプ
100、105に相当。以下同様） メインプロセツサ３０からの受信バツフア（物
理アドレス）の供給が終了し、データ受信準備
が整うと、DMA回路４０内レジスタに当該の
DMAのアドレスを読出し設定し、受信バツフ
ア（記憶部３２）へのデータ受信が可能となる。
（ステツプ101、106） 受信データの受信バツフア（記憶部３２）への
データ転送が終了すると、サブプロセツサ２０は
当該物理アドレス′を読出し、メインプロセツ
サ３０に対してこの物理アドレス′を送出して
データ受信通知を行う。
このように、予め複数の受信用バツフア（記憶
部３２）のアドレスが、物理アドレスとそれに
対応するDMAアドレスとを一対にして管理さ
れているため、データ転送時のアドレス変換によ
る処理のオーバヘツド演算時間が軽減され、デー
タ受信処理時間がより迅速化される。
部３２）のアドレスが、物理アドレスとそれに
対応するDMAアドレスとを一対にして管理さ
れているため、データ転送時のアドレス変換によ
る処理のオーバヘツド演算時間が軽減され、デー
タ受信処理時間がより迅速化される。
以上のような本発明によれば、アドレス変換時
のオーバヘツド演算による処理時間の増大化が防
止され、データ受信処理速度が向上されると言う
効果がある。
のオーバヘツド演算による処理時間の増大化が防
止され、データ受信処理速度が向上されると言う
効果がある。
第１図は本発明の原理を説明するブロツク図、
第２図は本発明の実施例を説明するブロツク図、
第３図は本発明の実施例における処理手順を説明
する図、第４図は従来例を説明するブロツク図、
第５図は従来例の処理手順を説明する図、をそれ
ぞれ示す。 図において、１０は通信制御装置、２０はサブ
プロセツサ、２１，３１は処理部、２２，２２
ａ，２２ｂはアドレス変換部、２３，２４はアド
レスメモリ、３０はメインプロセツサ、３２は記
憶部、４０はDMA回路、をそれぞれ示す。
第２図は本発明の実施例を説明するブロツク図、
第３図は本発明の実施例における処理手順を説明
する図、第４図は従来例を説明するブロツク図、
第５図は従来例の処理手順を説明する図、をそれ
ぞれ示す。 図において、１０は通信制御装置、２０はサブ
プロセツサ、２１，３１は処理部、２２，２２
ａ，２２ｂはアドレス変換部、２３，２４はアド
レスメモリ、３０はメインプロセツサ、３２は記
憶部、４０はDMA回路、をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 複数の通信回線＃０〜＃ｎを収容しており、
これら複数の通信回線＃０〜＃ｎを通じての通信
処理を制御する第１のプロセツサ２０と、前記各
通信回線＃０〜＃ｎを通じて授受されるデータ処
理を制御する第２のプロセツサ３０とを有し、前
記各通信回線＃０〜＃ｎを通じて授受される該デ
ータを前記第２のプロセツサ３０内の記憶部３２
に直接アクセス回路４０を介して直接アクセスし
て格納する装置において、 前記第２のプロセツサ３０が管理する前記記憶
部３２に対して前記第１のプロセツサ２０が管理
する前記各通信回線＃０〜＃ｎを通じて授受され
る該データ処理を直接アクセス回路４０を介して
バツフアリングする場合、 前記記憶部３２を前記第２のプロセツサ３０が
制御する場合に送出するバツフアの物理アドレス
と、前記物理アドレスをアドレス変換手段で変換
して得た、前記直接アクセス回路４０が前記記憶
部３２に対して直接アクセスするための直接アク
セスアドレスとを一対にして前記第１のプロセツ
サ２０内メモリ２３に格納し、管理することを特
徴とするバツフアアドレス管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61057313A JPS62212857A (ja) | 1986-03-14 | 1986-03-14 | バツフアアドレス管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61057313A JPS62212857A (ja) | 1986-03-14 | 1986-03-14 | バツフアアドレス管理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62212857A JPS62212857A (ja) | 1987-09-18 |
| JPH0431423B2 true JPH0431423B2 (ja) | 1992-05-26 |
Family
ID=13052075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61057313A Granted JPS62212857A (ja) | 1986-03-14 | 1986-03-14 | バツフアアドレス管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62212857A (ja) |
-
1986
- 1986-03-14 JP JP61057313A patent/JPS62212857A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62212857A (ja) | 1987-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1370971B1 (en) | Processing modules for computer architecture for broadband networks | |
| US5574868A (en) | Bus grant prediction technique for a split transaction bus in a multiprocessor computer system | |
| JPH09185594A5 (ja) | ||
| CN114817965B (zh) | 基于多算法ip核实现msi中断处理的高速加解密系统及方法 | |
| JPS63280365A (ja) | ダイレクトメモリアクセスオ−ダ競合制御方式 | |
| JPH0431423B2 (ja) | ||
| US5121351A (en) | Floating point arithmetic system | |
| JPH0238968B2 (ja) | ||
| JPH0544238B2 (ja) | ||
| JPS62168257A (ja) | メモリを共用するマルチプロセツサシステム | |
| JP3016788B2 (ja) | 装置間通信・キャッシュ一致処理方式 | |
| JPS6130300B2 (ja) | ||
| JPS5921051B2 (ja) | 通信制御装置 | |
| JPH056333A (ja) | マルチプロセサシステム | |
| JPH04225458A (ja) | コンピュータ | |
| JP3227273B2 (ja) | プログラマブルコントローラのリンク処理方式 | |
| KR100253790B1 (ko) | 중대형 컴퓨터 컨트롤러 보드의 인터페이스 방법 | |
| JPH05128279A (ja) | ワンチツプマイクロコンピユータ | |
| JPS63136742A (ja) | デ−タ転送装置 | |
| JPS63163952A (ja) | デ−タ転送方式 | |
| JPS58142465A (ja) | デ−タ転送・処理装置 | |
| JPH06161951A (ja) | バス制御方式 | |
| JPH01206447A (ja) | データ処理方式 | |
| JPH05265967A (ja) | マルチプロセッサシステムのデータ通信方法 | |
| JPH03263253A (ja) | マルチプロセッサ数値制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |