JPH04315228A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04315228A JPH04315228A JP3108954A JP10895491A JPH04315228A JP H04315228 A JPH04315228 A JP H04315228A JP 3108954 A JP3108954 A JP 3108954A JP 10895491 A JP10895491 A JP 10895491A JP H04315228 A JPH04315228 A JP H04315228A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- timer
- cpu
- converter
- interruption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はデータ処理を行うワン
チップのマイクロコンピュータに関し、特にマイクロコ
ンピュータ内の中央処理装置への割込みに関するもので
ある。
チップのマイクロコンピュータに関し、特にマイクロコ
ンピュータ内の中央処理装置への割込みに関するもので
ある。
【０００２】
【従来の技術】図４はこの種の従来のマイクロコンピュ
ータの構成を示すブロック図である。図４において、１
はデータ処理に必要な演算および制御を行う中央処理装
置（以下ＣＰＵという）、２はデータ処理に必要な情報
を格納するメモリ、３はアナログ信号をデジタル信号に
変換するＡ／Ｄ変換器、４は所定の時刻（または時間）
になると時刻信号（または時間信号）を発生するタイマ
、７はタイマ４に設定された時刻（または時間）とは異
なる時刻（または時間）が設定され当該時刻（または時
間）になると時刻信号（または時間信号）を発生するタ
イマ、８はＡ／Ｄ変換器３やタイマ４，７などである周
辺回路からの割込みを制御しＣＰＵ１に割込みをかける
割込み制御回路である。５はデータバス、６はアドレス
バスである。
ータの構成を示すブロック図である。図４において、１
はデータ処理に必要な演算および制御を行う中央処理装
置（以下ＣＰＵという）、２はデータ処理に必要な情報
を格納するメモリ、３はアナログ信号をデジタル信号に
変換するＡ／Ｄ変換器、４は所定の時刻（または時間）
になると時刻信号（または時間信号）を発生するタイマ
、７はタイマ４に設定された時刻（または時間）とは異
なる時刻（または時間）が設定され当該時刻（または時
間）になると時刻信号（または時間信号）を発生するタ
イマ、８はＡ／Ｄ変換器３やタイマ４，７などである周
辺回路からの割込みを制御しＣＰＵ１に割込みをかける
割込み制御回路である。５はデータバス、６はアドレス
バスである。
【０００３】次に動作について説明する。ＣＰＵ１が周
辺回路であるＡ／Ｄ変換器３とタイマ４とタイマ７の各
出力結果を用いたサブプログラムを実行する場合につい
て図５の動作タイミングチャートを用いて説明する。Ｃ
ＰＵ１がメインプログラムを実行中に時刻ｔ１でＡ／Ｄ
変換器３より割込み信号を受けてＡ／Ｄ変換が終了した
ことを検知し、メモリ２のあるアドレスに“１”をセッ
トして処理をメインプログラムへ復帰する。同様にして
時刻ｔ２でタイマ４より割込みを受けてメモリ２に“２
”をセットし、時刻ｔ３でタイマ７の割込みによってメ
モリ２に“３”をセットする。そしてＣＰＵ１はメイン
プログラムでメモリ２の値が“３”にセットされたこと
を検知しサブプログラムを実行するためのデータが揃っ
たと判断し、時刻ｔ４でサブプログラムの実行を行う。 この実行前にメモリ２の値を“０”にリセットする。サ
ブプログラムの実行を終了すると、ＣＰＵ１の処理はメ
インプログラムに復帰し、前記動作をくり返す。
辺回路であるＡ／Ｄ変換器３とタイマ４とタイマ７の各
出力結果を用いたサブプログラムを実行する場合につい
て図５の動作タイミングチャートを用いて説明する。Ｃ
ＰＵ１がメインプログラムを実行中に時刻ｔ１でＡ／Ｄ
変換器３より割込み信号を受けてＡ／Ｄ変換が終了した
ことを検知し、メモリ２のあるアドレスに“１”をセッ
トして処理をメインプログラムへ復帰する。同様にして
時刻ｔ２でタイマ４より割込みを受けてメモリ２に“２
”をセットし、時刻ｔ３でタイマ７の割込みによってメ
モリ２に“３”をセットする。そしてＣＰＵ１はメイン
プログラムでメモリ２の値が“３”にセットされたこと
を検知しサブプログラムを実行するためのデータが揃っ
たと判断し、時刻ｔ４でサブプログラムの実行を行う。 この実行前にメモリ２の値を“０”にリセットする。サ
ブプログラムの実行を終了すると、ＣＰＵ１の処理はメ
インプログラムに復帰し、前記動作をくり返す。
【０００４】
【発明が解決しようとする課題】上述したように従来の
マイクロコンピュータでは、周辺回路の出力結果が揃う
までの時点、例えば図５では時刻ｔ３までＣＰＵ１は３
回割込み信号を受けるため、メインプログラムの実行が
中断され、従ってＣＰＵ１は２×（△ｔ１＋△ｔｘ＋△
ｔ２）だけメインプログラムの実行を遅延し、処理能力
が低下するという問題点があった。
マイクロコンピュータでは、周辺回路の出力結果が揃う
までの時点、例えば図５では時刻ｔ３までＣＰＵ１は３
回割込み信号を受けるため、メインプログラムの実行が
中断され、従ってＣＰＵ１は２×（△ｔ１＋△ｔｘ＋△
ｔ２）だけメインプログラムの実行を遅延し、処理能力
が低下するという問題点があった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、ＣＰＵへの割込みによる処理能
力の低下を抑え、全体として処理能力の向上を図ること
ができるマイクロコンピュータを提供することを目的と
する。
ためになされたもので、ＣＰＵへの割込みによる処理能
力の低下を抑え、全体として処理能力の向上を図ること
ができるマイクロコンピュータを提供することを目的と
する。
【０００６】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、各周辺回路（Ａ／Ｄ変換器３、タイマ
４，７）から割込み信号が発生すると、その割込み信号
を検出し格納し、その格納された割込み信号が全部ある
いは所定数揃った時点で割込み制御回路８を介してＣＰ
Ｕ１に割込みをかける割込み検出回路９を備えたもので
ある。
コンピュータは、各周辺回路（Ａ／Ｄ変換器３、タイマ
４，７）から割込み信号が発生すると、その割込み信号
を検出し格納し、その格納された割込み信号が全部ある
いは所定数揃った時点で割込み制御回路８を介してＣＰ
Ｕ１に割込みをかける割込み検出回路９を備えたもので
ある。
【０００７】
【作用】割込み検出回路９は、各周辺回路（Ａ／Ｄ変換
器３、タイマ４，７）から割込み信号が発生すると、そ
の割込み信号を検出して格納し、その格納された割込み
信号が全部あるいは所定数揃った時点で割込み制御回路
８を介してＣＰＵ１に割込みをかける。
器３、タイマ４，７）から割込み信号が発生すると、そ
の割込み信号を検出して格納し、その格納された割込み
信号が全部あるいは所定数揃った時点で割込み制御回路
８を介してＣＰＵ１に割込みをかける。
【０００８】
【実施例】図１はこの発明の一実施例に係るマイクロコ
ンピュータの構成を示すブロック図である。図１におい
て、図４に示す構成要素に対応するものには同一の符号
を付し、その説明を省略する。図１において、９は周辺
回路であるＡ／Ｄ変換器３やタイマ４，７から割込み信
号が発生すると、その割込み信号を検出して格納し、そ
の格納された割込み信号が全部あるいは所定数揃った時
点で割込み制御回路８を介してＣＰＵ１に割込みをかけ
る割込み検出回路である。
ンピュータの構成を示すブロック図である。図１におい
て、図４に示す構成要素に対応するものには同一の符号
を付し、その説明を省略する。図１において、９は周辺
回路であるＡ／Ｄ変換器３やタイマ４，７から割込み信
号が発生すると、その割込み信号を検出して格納し、そ
の格納された割込み信号が全部あるいは所定数揃った時
点で割込み制御回路８を介してＣＰＵ１に割込みをかけ
る割込み検出回路である。
【０００９】次に図２の動作タイミングチャートを用い
てこの実施例の動作を説明する。ＣＰＵ１がＡ／Ｄ変換
器３とタイマ４，７の各出力結果を用いたサブプログラ
ムを実行する場合について説明する。ＣＰＵ１がメイン
プログラムを実行している最中、Ａ／Ｄ変換器３が割込
み信号を発生すると、割込み検出回路９はその割込み信
号を検出して格納する。続いてタイマ４が時刻ｔ２で、
タイマ７が時刻ｔ３で、それぞれ割込み信号を発生する
と、割込み検出回路９はそれらの割込み信号を検出して
格納する。そして割込み検出回路９は時刻ｔ３で全部の
割込み信号が揃ったと判断し、割込み制御回路８を介し
てＣＰＵ１に割込みをかける。これによりＣＰＵ１は割
込みを受けて時刻ｔ４でサブプログラムを実行する。こ
の実施例の場合、従来例の図５に比べてＣＰＵ１は割込
みを１回しか受けないため、２×（△ｔ１＋△ｔｘ＋△
ｔ２）時間速く処理でき、処理能力が向上する。
てこの実施例の動作を説明する。ＣＰＵ１がＡ／Ｄ変換
器３とタイマ４，７の各出力結果を用いたサブプログラ
ムを実行する場合について説明する。ＣＰＵ１がメイン
プログラムを実行している最中、Ａ／Ｄ変換器３が割込
み信号を発生すると、割込み検出回路９はその割込み信
号を検出して格納する。続いてタイマ４が時刻ｔ２で、
タイマ７が時刻ｔ３で、それぞれ割込み信号を発生する
と、割込み検出回路９はそれらの割込み信号を検出して
格納する。そして割込み検出回路９は時刻ｔ３で全部の
割込み信号が揃ったと判断し、割込み制御回路８を介し
てＣＰＵ１に割込みをかける。これによりＣＰＵ１は割
込みを受けて時刻ｔ４でサブプログラムを実行する。こ
の実施例の場合、従来例の図５に比べてＣＰＵ１は割込
みを１回しか受けないため、２×（△ｔ１＋△ｔｘ＋△
ｔ２）時間速く処理でき、処理能力が向上する。
【００１０】図３は図１中の割込み検出回路９の一構成
例を示すブロック図である。この例では周辺回路の割込
み信号数がｎ個あり、割込み検出回路９の出力がｍ個あ
る場合を示す。３１，３２，３３で示す割込み信号ＩＮ
Ｔｉ（ｉ＝１〜ｎ）がｎ個割込み検出回路９に入力して
いる。ｎ個の割込み信号ＩＮＴｉをイネーブルするｎビ
ットレジスタｉ（ｉ＝Ｐ〜ｎ）がｍ個あり、これらを２
０，２１で示す。上記ｎビットレジスタｉはバスを介し
てＣＰＵ１と接続され、ＣＰＵ１によってデータがセッ
トされる。ｎビットレジスタｉによって割込み信号ＩＮ
Ｔｉをマスクするマスク回路２２がｍ個ある。マスク回
路２２は、ＮＯＴゲート２４と、２５，２６で示す２入
力ＡＮＤゲートがｍ個と、ｍ入力ＮＯＲゲート２７で構
成されている。マスク回路２２の出力を組み合せる組合
せ回路２３は（ｎ＋１）ＮＯＲゲートがｍ個で構成され
、これらを２８，２９，３０で示す。組合せ回路２３の
出力ＩＮＴＯｉ（ｉ＝１〜ｍ）は割込み制御回路８に入
力される。
例を示すブロック図である。この例では周辺回路の割込
み信号数がｎ個あり、割込み検出回路９の出力がｍ個あ
る場合を示す。３１，３２，３３で示す割込み信号ＩＮ
Ｔｉ（ｉ＝１〜ｎ）がｎ個割込み検出回路９に入力して
いる。ｎ個の割込み信号ＩＮＴｉをイネーブルするｎビ
ットレジスタｉ（ｉ＝Ｐ〜ｎ）がｍ個あり、これらを２
０，２１で示す。上記ｎビットレジスタｉはバスを介し
てＣＰＵ１と接続され、ＣＰＵ１によってデータがセッ
トされる。ｎビットレジスタｉによって割込み信号ＩＮ
Ｔｉをマスクするマスク回路２２がｍ個ある。マスク回
路２２は、ＮＯＴゲート２４と、２５，２６で示す２入
力ＡＮＤゲートがｍ個と、ｍ入力ＮＯＲゲート２７で構
成されている。マスク回路２２の出力を組み合せる組合
せ回路２３は（ｎ＋１）ＮＯＲゲートがｍ個で構成され
、これらを２８，２９，３０で示す。組合せ回路２３の
出力ＩＮＴＯｉ（ｉ＝１〜ｍ）は割込み制御回路８に入
力される。
【００１１】この割込み検出回路９の動作を説明すると
、ｎビットレジスタ２０により組合せ回路２３の出力Ｉ
ＮＴＯ１に対応するＩＮＴｉ信号を選択する。例えばｎ
ビットレジスタ２０においてＩＮＴ１，ＩＮＴ２，ＩＮ
Ｔ３信号に対応するビットを“１”にセットしてイネー
ブルとし、他のビットを“０”にリセットしてディスイ
ネーブルとする。そしてＩＮＴ１，ＩＮＴ２，ＩＮＴ３
信号がすべてハイレベルに立ち上がると、組合せ回路出
力ＩＮＴＯ１はハイレベルに立ち上がり、割込み制御回
路８を介してＣＰＵ１に割込みをかけることができる。
、ｎビットレジスタ２０により組合せ回路２３の出力Ｉ
ＮＴＯ１に対応するＩＮＴｉ信号を選択する。例えばｎ
ビットレジスタ２０においてＩＮＴ１，ＩＮＴ２，ＩＮ
Ｔ３信号に対応するビットを“１”にセットしてイネー
ブルとし、他のビットを“０”にリセットしてディスイ
ネーブルとする。そしてＩＮＴ１，ＩＮＴ２，ＩＮＴ３
信号がすべてハイレベルに立ち上がると、組合せ回路出
力ＩＮＴＯ１はハイレベルに立ち上がり、割込み制御回
路８を介してＣＰＵ１に割込みをかけることができる。
【００１２】以上説明したように本実施例は、周辺回路
であるタイマ４、タイマ７およびＡ／Ｄ変換器３からの
割込み信号が揃った時点でＣＰＵ１に割込みをかけてデ
ータ処理を行う場合、タイマ４、タイマ７、Ａ／Ｄ変換
器３の出力時期が非同期のため、割込み検出回路９がタ
イマ４、タイマ７、及びＡ／Ｄ変換器３の出力が揃った
ことを検出し、割込み信号を発生させる。このようにす
ることにより、ＣＰＵ１はタイマ４、タイマ７、Ａ／Ｄ
変換器３からの各割込み信号を受け付ける必要がなく、
割込み検出回路９からの割込みを１回受け付けることに
よりデータ処理を実行できる。また、タイマ４、タイマ
７、Ａ／Ｄ変換器３の組合せをＣＰＵ１によって自由に
設定できる機能を割込み検出回路９が有しているため、
その応用範囲を拡げることができる。
であるタイマ４、タイマ７およびＡ／Ｄ変換器３からの
割込み信号が揃った時点でＣＰＵ１に割込みをかけてデ
ータ処理を行う場合、タイマ４、タイマ７、Ａ／Ｄ変換
器３の出力時期が非同期のため、割込み検出回路９がタ
イマ４、タイマ７、及びＡ／Ｄ変換器３の出力が揃った
ことを検出し、割込み信号を発生させる。このようにす
ることにより、ＣＰＵ１はタイマ４、タイマ７、Ａ／Ｄ
変換器３からの各割込み信号を受け付ける必要がなく、
割込み検出回路９からの割込みを１回受け付けることに
よりデータ処理を実行できる。また、タイマ４、タイマ
７、Ａ／Ｄ変換器３の組合せをＣＰＵ１によって自由に
設定できる機能を割込み検出回路９が有しているため、
その応用範囲を拡げることができる。
【００１３】なお、上記実施例では各周辺回路からの割
込み信号が全部揃った時点でＣＰＵに割込みをかけるよ
うにしたが、それに限らず割込み信号が所定数揃った時
点で割込みをかけるようにしてもよい。この場合、例え
ばタイマ７からの割込みが、その前のタイマ４からの割
込みより、かなり遅れて発生するとき、先にタイマ４ま
での割込みを先に処理して、その後にタイマ７の割込み
を処理する方が速く割込み処理を終えるようなときに効
果的である。
込み信号が全部揃った時点でＣＰＵに割込みをかけるよ
うにしたが、それに限らず割込み信号が所定数揃った時
点で割込みをかけるようにしてもよい。この場合、例え
ばタイマ７からの割込みが、その前のタイマ４からの割
込みより、かなり遅れて発生するとき、先にタイマ４ま
での割込みを先に処理して、その後にタイマ７の割込み
を処理する方が速く割込み処理を終えるようなときに効
果的である。
【００１４】
【発明の効果】以上のように本発明によれば、各周辺回
路からの割込み信号が全部あるいは所定数揃った時点で
中央処理装置に割込みをかけるようにしたので、中央処
理装置の割込み受け付け回数を減らすことができ、これ
によるプログラムの実行の中断回数も減少し、したがっ
て処理能力が向上するという効果が得られる。
路からの割込み信号が全部あるいは所定数揃った時点で
中央処理装置に割込みをかけるようにしたので、中央処
理装置の割込み受け付け回数を減らすことができ、これ
によるプログラムの実行の中断回数も減少し、したがっ
て処理能力が向上するという効果が得られる。
【図１】この発明の一実施例に係るマイクロコンピュー
タの構成を示すブロック図である。
タの構成を示すブロック図である。
【図２】この実施例の動作タイミングチャートである。
【図３】図１中の割込み検出回路の一構成例を示すブロ
ック図である。
ック図である。
【図４】従来のマイクロコンピュータの構成を示すブロ
ック図である。
ック図である。
【図５】この従来例の動作のタイミングチャートである
。
。
１ ＣＰＵ
３ Ａ／Ｄ変換器（周辺回路）
４，７ タイマ（周辺回路）
８ 割込み制御回路
９ 割込み検出回路
２２ マスク回路
２０，２１ ｎビットレジスタ
２３ 組合せ回路
Claims (2)
- 【請求項１】 データ処理に必要な演算および制御を
行う中央処理装置と、この中央処理装置の処理能力を向
上させるための複数の周辺回路と、これらの周辺回路か
らの割込みを制御し上記中央処理装置に割込みをかける
割込み制御回路とを備えたマイクロコンピュータにおい
て、上記各周辺回路から割込み信号が発生すると、その
割込み信号を検出して格納し、その格納された割込み信
号が全部あるいは所定数揃った時点で上記中央処理装置
に割込みをかける割込み検出回路を設けたことを特徴と
するマイクロコンピュータ。 - 【請求項２】 上記割込み検出回路は、ｎ（ｎは任意
の数）個の周辺回路の出力信号を入力しｍ（ｍは任意の
数）個の出力信号を発生するｍ個のｎビットレジスタに
よって割込み信号をマスクするマスク回路と、ｍ個の出
力端子を持つ組合せ回路とから構成されたことを特徴と
する請求項１のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3108954A JPH04315228A (ja) | 1991-04-12 | 1991-04-12 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3108954A JPH04315228A (ja) | 1991-04-12 | 1991-04-12 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04315228A true JPH04315228A (ja) | 1992-11-06 |
Family
ID=14497868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3108954A Pending JPH04315228A (ja) | 1991-04-12 | 1991-04-12 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04315228A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760242B2 (ja) * | 1976-09-10 | 1982-12-18 | Hitachi Ltd | |
| JPH025141A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | マイクロ・コンピュータ |
| JPH0246249B2 (ja) * | 1986-06-23 | 1990-10-15 | Ashimori Ind Co Ltd | Fuirutaaoyobisonoseizohoho |
-
1991
- 1991-04-12 JP JP3108954A patent/JPH04315228A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760242B2 (ja) * | 1976-09-10 | 1982-12-18 | Hitachi Ltd | |
| JPH0246249B2 (ja) * | 1986-06-23 | 1990-10-15 | Ashimori Ind Co Ltd | Fuirutaaoyobisonoseizohoho |
| JPH025141A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | マイクロ・コンピュータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5311475A (en) | High speed full and empty flag generators for first-in first-out memory | |
| JPH10222392A5 (ja) | ||
| US6684342B1 (en) | Apparatus and method of dynamic and deterministic changes in clock frequency for lower power consumption while maintaining fast interrupt handling | |
| JPH04273537A (ja) | 信頼性の高いコンピューティングおよび調整システムのための有限状態機械 | |
| KR20050099714A (ko) | 고집적 저전력 글리치리스 클럭 선택회로 및 이를구비하는 디지털 프로세싱 시스템 | |
| JPH06348507A (ja) | マイクロコンピュータ | |
| JP2707778B2 (ja) | ノイズ除去回路 | |
| JPS63211438A (ja) | 割込み制御回路 | |
| JP2680299B2 (ja) | 同期式カウンタのリセット回路 | |
| JPH02310888A (ja) | スタティックランダムアクセスメモリ | |
| JPS5965356A (ja) | シングル・チツプ・マイクロコンピユ−タ | |
| SU832711A1 (ru) | Резервированное триггерное устрой-CTBO | |
| JPS59123957A (ja) | デジタル信号演算装置 | |
| JPS5933524A (ja) | 過負荷制御方式 | |
| JPS61136115A (ja) | マイクロコンピユ−タシステムの基本クロツク発生回路 | |
| JPH0628197A (ja) | 切替要求信号受付制御方式 | |
| JP3702592B2 (ja) | パルス発生装置、マルチチップモジュール及びシングルチップマイコン | |
| JPS62120116A (ja) | 信号検出器 | |
| JPH01112823A (ja) | Ａ／ｄ変換回路 | |
| JPH0923148A (ja) | 同時動作制御回路 | |
| JPH04282704A (ja) | シーケンスコントローラ | |
| JPH01241665A (ja) | マルチプロセッサ・システムのリセット方式 | |
| KR20010009389A (ko) | 오동작 방지 회로 | |
| KR20010048967A (ko) | 인터럽트 팬딩 레지스터를 구비하는 디지털 신호처리기 | |
| JPH04288727A (ja) | アナログ・デジタル変換器 |