JPH04315314A - 能動プルダウン回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速論理回路に係り、特
に負荷を駆動するのに好適な負荷駆動回路に関する。

【０００２】

【従来の技術】従来の能動プルダウン回路としては、た
とえば図８の能動プルダウン回路が特開昭６２−７２２
２１に開示されている。この回路は、エミッタ結合論理
回路（ＥＣＬ）から成る論理部１と負荷駆動部２から構
成されており、この負荷駆動部がｎｐｎトランジスタ１
６を用いて能動プルダウン化されている。この回路では
、プルダウン用トランジスタ１６のベ−ス電位が、直流
的（定常状態）には抵抗８０２と８０３で構成した回路
によってこのトランジスタ１６がオフ状態になるように
設定され、交流的には、出力信号Ｖｏｕｔと逆相の論理
部出力信号（ノ−ド１０３の信号）が容量８０１によっ
て伝えられる。つまり、このトランジスタ１６は、定常
状態ではオフしたままであるが、出力信号の遷移時には
出力信号と逆相の論理部出力信号（ノ−ド１０３の信号
）が容量結合でベ−スに伝えられるために、特に出力信
号の立ち下がる時だけトランジスタ１６のベ−ス電位が
上昇しこのトランジスタ１６がオンする。したがって、
出力信号の立ち下がり時には、このトランジスタ１６に
流れる電流が急増加し、負荷容量２２の放電時間を速め
、立ち下がり時のスイッチング時間が減少することにな
る。

【０００３】

【発明が解決しようとする課題】図８の従来技術は、論
理部出力信号（ノ−ド１０３の信号）が容量結合でトラ
ンジスタ１６のベ−スに伝わるため、基本的には入力信
号（ノ−ド１０３の信号）が変化している時間しか、プ
ルダウン用トランジスタ１６のベ−ス電位を変化させる
力がないという欠点がある。ノ−ド１０３の信号の遷移
が終わると、容量８０１の大きさで決まる時定数で、ト
ランジスタ１６のベ−ス電位は元の状態（定常状態）に
戻る。したがって、負荷容量２２の大きさに応じて容量
８０１の大きさを替えなければ、効果的にトランジスタ
１６の電流を制御できない。一般的に、容量は比較的面
積が大きく高集積化にも不利になる。また、ノ−ド１０
３の信号の立上り・立ち下がり時間が大きい、言い替え
ると波形がなまっている時、トランジスタ１６のベ−ス
電位の変化は比較的小さくなってしまって、トランジス
タ１６の電流の増加量が少なくなり、スイッチング時間
の減少効果が小さくなる。

【０００４】そこで、本発明の目的は、ｎｐｎトランジ
スタを用いた能動プルダウン回路において、容量結合を
用いることなく負荷容量の充放電効果を高めるのに好適
な低電力消費の回路構成を提供することにある。

【０００５】

【課題を解決するための手段】上記目的は、プルダウン
用トランジスタ１６のベ−スに出力信号と逆相の論理部
出力をレベルシフトして伝えるとともに、この出力信号
と逆相の論理部出力に出力信号を負帰還する手段を設け
ることによって達成される。

【０００６】

【作用】上記手段によって、出力信号の立ち下がり時に
プルダウン用トランジスタ１６のベ−ス電位が、まず出
力信号の逆相の論理部出力信号の立上りよって上昇し、
これによって、このトランジスタのオンし出力信号が立
ち下がる。さらに、この出力信号が立ち下がると、この
結果が論理部出力に負帰還され、プルダウン用トランジ
スタ１６のベ−ス電位は下降し、このプルダウン用トラ
ンジスタ１６はオフする。つまり、プルダウン用トラン
ジスタ１６のベ−ス電位は、出力信号の立ち下がり時に
出力信号が立ち下がりが終了するまで上昇したままとな
り、この間、このプルダウン用トランジスタ１６はオン
し続け、負荷容量２２が放電されることになる。したが
って、この構成を採ることによって、結合容量を用いる
ことなく、また負荷容量に応じた効果的な駆動が可能と
なる。

【０００７】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１は本発明の実施例の構成を示したもので
ある。１はエミッタ結合論理回路から成る論理部、２は
エミッタフォロア回路を能動プルダウン化した負荷駆動
部である。１５はエミッタフォロア用トランジスタ、１
６はプルダウン用トランジスタでどちらもｎｐｎトラン
ジスタである。２０は出力信号Ｖｏｕｔを論理部１の出
力に帰還するためのダイオ−ドである。トランジスタ１
７と抵抗１８で論理部出力１０２の電位をレベルシフト
する回路を構成している。

【０００８】次にの回路の動作を説明する。なお、図７
は回路各部の動作波形を示している。まず入力信号Ｖｉ
ｎが低レベルから高レベルに切り替わる場合を考える。 入力信号Ｖｉｎが低レベル（基準電圧ＶＢＢよりも低い
）のときには、トランジスタ１０がオフ、トランジスタ
１１がオンするために、論理部出力１０１の電位は高レ
ベル（０Ｖ）に、論理部出力１０２の電位は抵抗１３に
定電流源１４の電流Ｉｃｓが流れることにより低レベル
（たとえば−０．６Ｖ）になっている。トランジスタ１
６のベ−ス電位は、論理部出力１０２の電位がトランジ
スタ１７でレベルシフト（約０．８Ｖ）された電位（約
−１．４Ｖ）となる。この時、このトランジスタ１６の
ベ−ス・エミッタ間電圧ＶＢＥ１６が約０．８Ｖ程度よ
りも小さく設定しておけば、トタンジスタ１６はオフ状
態となる。たとえば、電源電圧ＶＴＴを−２Ｖ程度とす
るとベ−ス・エミッタ間電圧ＶＢＥ１６は０．６Ｖとと
なり、トタンジスタ１６はオフ状態となる。出力Ｖｏｕ
ｔは、論理部出力１０１の電位からトランジスタ１５の
ベ−ス・エミッタ間電圧（約０．８Ｖ）下がった電位、
つまり高レベルになる。この状態から入力信号Ｖｉｎが
高レベル（基準電圧ＶＢＢよりも高い）に切り替わると
、トランジスタ１０がオン、トランジスタ１１がオフし
、定電流源１４の電流Ｉｃｓがトランジスタ１０に流れ
る。これによって、論理部出力１０１の電位はこの電流
Ｉｃｓと抵抗１２の電圧降下で低レベル（−０．６Ｖ）
になり、論理部出力１０２の電位は、抵抗１３により高
レベルに上昇する。この結果、このプルダウン用トタン
ジスタ１６は、ベ−ス電位がトランジスタ１７によって
持ち上げられ、ベ−ス・エミッタ間電圧が約０．８Ｖ以
上となりオンする。したがって、出力信号Ｖｏｕｔは、
エミッタフォロア用トランジスタ１５がオフ状態となり
、さらにこのプルダウン用トランジスタ１６がオンして
高速に負荷容量２２を放電し、立ち下がることになる。 一方、出力信号Ｖｏｕｔが立ち下がると、論理部出力１
０２の電位はダイオ−ド２０で引き下げられ、つまりフ
ィ−ドバックされ低レベルになる。この結果、このプル
ダウン用トランジスタ１６は、ベ−ス電位が下降するた
めにオフし、出力信号の立ち下がり動作が終了する。し
たがって、このプルダウン用トランジスタ１６は、出力
が立ち下がるまでオンし続けることになる。さらに出力
が低レベルになると、電流源２１の電流Ｉｐｄがダイオ
−ト２０とエミッタフォロア用トランジスタ１５の両者
に流れ、この電流によって出力の低レベルが維持される
と同時に、論理部出力１０２の低レベルも維持される。 次に、入力信号Ｖｉｎが高レベルから低レベルに切り替
わる場合を考える。入力信号が立ち下がると、トランジ
スタ１０がオンからオフ、トランジスタ１１がオフから
オンにかわる。この時、論理部出力１０１の電位は低レ
ベルから高レベル（約０Ｖ）にかわる。一方、論理部出
力１０２の電位は、抵抗１３にはダイオ−ド２０を流れ
る電流と定電流源の電流Ｉｃｓが流れ電圧降下を生じ低
レベルが維持される。この結果、出力電位Ｖｏｕｔは、
プルダウン用トラジスタ１６がオフ状態のため、エミッ
タフォロア用トランジスタ１５で論理部出力１０１の電
位から約０．８Ｖ程度下がった電位に持ち上げられ、高
レベルになる。したがって、負荷容量２２は、エミッタ
フォロア用トランジスタ１５からの電流によって高速に
充電され、遅延時間も減少する。なお出力が高レベルに
なると、定電流源２１の電流Ｉｐｄはすべてエミッタフ
ォロア用トランジスタ１５に流れることになる。なお、
この定電流源２１は、両端の電圧が大きい場合には抵抗
に置き換えられる。

【０００９】以上に述べたように、本回路構成によって
、出力信号Ｖｏｕｔの立ち下がりの遷移時のみ、プルダ
ウン用トランジスタ１６をオンさせ、負荷容量２２の放
電を速め、遅延時間を減少させる。さらに負荷駆動部で
の電力消費も定常状態ではプルダウン用トランジスタ１
６がオフ状態のため、低電力化される。

【００１０】図２は、本発明の他の実施例を示したもの
である。本実施例では、出力信号Ｖｏｕｔを論理部１の
出力１０２に帰還する回路を、抵抗１９とダイオ−ド２
０で構成している。図１の実施例との違いは、出力信号
Ｖｏｕｔが低レベル（定常状態）のとき、ダイオ−ド２
０に流れる電流で抵抗１９に電圧降下が生じるために、
レベルシフト用のトランジスタ１７のベ−ス電位ととも
にプルダウン用トランジスタ１６のベ−ス電位を下げる
ことができる点である。したがって、その他の動作は、
図１の実施例と同様となる。この構成では、特に出力信
号Ｖｏｕｔが低レベル（定常状態）において、図１の構
成に比べプルダウン用トランジスタ１６のリ−ク電流を
さらに小さくすることができる。

【００１１】図３は、本発明のさらに他の実施例を示し
たものである。本実施例は、出力信号Ｖｏｕｔを論理部
１の出力１０２に帰還する回路を抵抗２３とダイオ−ト
２０で構成したものである。この実施例では、出力信号
Ｖｏｕｔが立ち下がる時、直流的には、論理部出力１０
２の電位が出力信号の低レベルからダイオ−ド２０の順
方向降下電圧（約０．８Ｖ程度）と抵抗２３の電圧降下
の和の電圧だけ上昇した電位となる。つまり、図１の実
施例に比べ抵抗２３の電圧降下分だけ上昇することにな
る。一方、交流的にはこの抵抗２３とこの抵抗２３の両
端につく浮遊容量によって、出力信号が論理部出力１０
２にフィ−ドバックされる時間が遅れる、つまりプルダ
ウン用トランジスタ１６のベ−ス電位が下降するまでの
時間が長くなる。この間、プルダウン用トランジスタ１
６はオンしたままとなるため、このオン状態も長くでき
る。

【００１２】図４は、図１のダイオ−ド２０をトランジ
スタ４０１に置き換えた本発明のその他の実施例である
。図１のダイオ−ド２０は、ダイオ−ドの順方向降下電
圧は約０．８Ｖ程度以上拡大しないために、出力信号Ｖ
ｏｕｔが立ち下がる場合に、論理部出力１０２を引き下
げる働きをする。この図４の実施例では、出力信号Ｖｏ
ｕｔがトランジスタ４０１のベ−ス電位Ｖｆよりも約０
．８Ｖ程度以下に低下しすると、トランジスタ４０１が
オンし、このトランジスタ４０１に流れる電流によって
抵抗１３に電圧降下が生じて論理部出力１０２の電位が
引き下げられる。したがって、出力信号が低レベルでこ
のトランジスタ４０１がオンするように、ベ−ス電位Ｖ
ｆを設定すれば、図１のダイオ−ド２０と同じ働きをす
る。

【００１３】図５は、図４と同様に図１のダイオ−ド２
０を電界効果トランジスタ５０１に置き換えた本発明の
他の実施例である。この構成でも、図４と同様に出力信
号が低レベルの時、この電界効果トランジスタ５０１が
オンするようにゲ−ト電位Ｖｆを設定すれば、図１のダ
イオ−ドと同じ働きをする。

【００１４】図６は、本発明のその他の実施例を示すも
のである。本実施例は、図１の実施例にプルダウン用ト
ランジスタ１６のベ−スにバイアスを与えるために、ト
ランジスタ６０１を負荷した構成である。このトランジ
スタ６０１のベ−スには、電源ＶＴＴが変動しても、こ
の変動に追随して変化し、常に電源ＶＴＴとの電位差（
たとえば１．４Ｖ）が一定となるようなバイアス電圧Ｖ
Ｌ（例えば、電源ＶＴＴが−２Ｖの時、−０．６Ｖに設
定）を与える。さらに、論理部出力１０２の低レベルを
このバイアス電位ＶＬよりも低く設定すれば、定常時の
プルダウン用トランジスタ１６のベ−ス電位は常にこの
バイアス電位ＶＬによって決まることになる。したがっ
て、電源ＶＴＴが変動してもプルダウン用トランジスタ
１６のベ−ス・エミッタ間電圧は、常に電源ＶＴＴとバ
イアス電位ＶＬとの電位差が一定であるため、変化しな
いことになる。つまり、この実施例では、電源ＶＴＴが
変動してもプルダウン用トランジスタ１６のリ−ク電流
が変化しない。

【００１５】図７は、上記のバイアス電圧ＶＬを発生さ
せる回路の一具体例を示したものである。この回路は、
ダイオ−ド７０１、７０２、該ダイオ−ドに電流を供給
する抵抗７０３と電源ＶＴＴの交流的な変動をそのまま
バイアス電位ＶＬに伝える容量７０４から構成されてい
る。このバイアス電位ＶＬは、電源ＶＴＴからダイオ−
ド７０１と７０２の順方向降下電圧だけ上昇した電位に
なる。さらにこのバイアス電位ＶＬは、、電源ＶＴＴが
変動してダイオ−ドに流れる電流が変化してもダイオ−
ドの順方向降下電圧がほとんど変化しないために、電源
ＶＴＴの変動に追随する。

【００１６】図９は、本発明の回路を用いたマスタスラ
イス法によるＬＳＩのチップイメ−ジ図の一例を示した
ものである。９０１はＬＳＩの外と信号をやり取りする
入出力回路セルである。９０２は１個ないし複数個で論
理ゲ−トを構成するためのベ−シックセルである。マス
タスライス法によるＬＳＩでは、同一素子が埋め込まれ
ているベ−シックセルが内部領域の全面に敷き詰められ
ている。ＬＳＩ全体の論理機能は、１個ないし複数のベ
−シックセル内の素子をセル内配線でお互いに接続する
ことによって所望の論理機能を実現した論理ゲ−トをセ
ル間配線でお互いに接続することによって決められる。 つまり、このチップでは、ベ−シックセル内のセル内配
線でベ−シックセルの論理機能を、セル間配線でＬＳＩ
全体の論理を変更できる。したがって、このベ−シック
セルを、本発明の回路と他の回路（たとえばエミッタ結
合論理回路、以降ＥＣＬと略す）が構成できるように、
両者の構成素子を備えさせれば、セル内の素子間を結ぶ
配線（セル内配線）を変えることによって、どちらの回
路も自由に実現できることになる。図１０は、本発明の
回路によるＮＯＲゲ−トとＥＣＬによるＮＯＲゲ−トが
構成できるように両者の構成素子を同一ベ−シックセル
内に設けたベ−シックセルの具体的な構成例を示してい
る。破線内の素子は、１００２がＥＣＬを構成する場合
のみに必要な素子、１００１が本発明の回路を構成する
場合のみに必要な素子を示している。また、破線内の素
子以外は、両者の回路を構成する時に共通に必要な素子
である。セル内配線を変更することにより、ベ−シック
セルをこのように構成することによって、選択的にＥＣ
ＬによるＮＯＲゲ−トか、あるいは本発明によるＮＯＲ
ゲ−トを構成することができることになる。図９に示す
ように、たとえば駆動ゲ−ト９０５から受信ゲ−ト９０
６までの距離が短く、セル間配線９０３による配線容量
が小さい場合には、駆動ゲ−ト９０５にＥＣＬのＮＯＲ
ゲ−トを用いる。一方、駆動ゲ−ト９０７から受信ゲ−
ト９０８までの距離が長く、セル間配線９０４による配
線容量が大きい場合には、駆動ゲ−ト９０７に本発明の
ＮＯＲゲ−トを用いる。このように配線容量の大きいと
ころに、選択的に本発明の回路を用いることによって、
本発明の回路による高速化の効果が得られることになる
。

【００１７】

【発明の効果】以上説明したように本発明によれば、容
量結合を用いることなく、かつｎｐｎトランジスタを用
いた能動プルダウン回路が実現でき、出力の立ち下がり
の遷移時のみ、プルダウン用トランジスタをオンさせこ
とにより、負荷容量の充放電効果を高め、遅延時間を減
少させ、かつ低消費電力の回路構成を提供することがで
きる。

【図面の簡単な説明】

【図１】本発明の実施例を示す回路図である。

【図２】本発明の実施例を示す回路図である。

【図３】本発明の実施例を示す回路図である。

【図４】本発明の実施例を示す回路図である。

【図５】本発明の実施例を示す回路図である。

【図６】本発明の実施例を示す回路図である。

【図７】本発明の実施例を示す回路図である。

【図８】従来回路を示す図である。

【図９】本発明の回路を用いたマスタスライス法による
ＬＳＩのイメ−ジを示す図である。

【図１０】同一ベ−シックセルで、本発明の回路による
ＮＯＲゲ−トとＥＣＬによるＮＯＲゲ−トを構成できる
ようにした具体的な構成例を示す図である。

【符号の説明】

１　　　　　　論理部 ２　　　　　　負荷駆動部 １４，２１　　　　定電流源 １５　　　　エミッタフォロア用トランジスタ１６　　
　　プルダウン用トランジスタ２０　　　　出力帰還用
ダイオ−ド ２２　　　　負荷容量 ８０１　　結合容量

Claims (2)

【特許請求の範囲】
1. 【請求項１】カレントスイッチ回路から成って相補な出
   力を有する論理部と、前記論理部の一方の出力を入力と
   する負荷駆動部から構成された能動プルダウン回路にお
   いて、負荷駆動部がエミッタフォロア用トランジスタと
   プルダウン用トランジスタで構成され、前記エミッタフ
   ォロア用トランジスタは、コレクタが第１の電源に、ベ
   −スが前記論理部の一方の出力に、エミッタが前記プル
   ダウン用トランジスタのコレクタと該能動プルダウン回
   路の出力端子と第１の定電流源に接続され、前記プルダ
   ウン用トランジスタは、ベ−スがレベルシフト手段を介
   して前記論理部の他方の出力に、エミッタが第２の電源
   に接続され、前記論理部の他方の出力と該能動プルダウ
   ン回路の出力端子との間に、該能動プルダウン回路の出
   力信号を帰還する帰還手段を設けたことを特徴とする能
   動プルダウン回路。
2. 【請求項２】前記レベルシフト手段が、ベ−スが前記論
   理部の一方の出力に、エミッタが抵抗手段を介して第２
   の電源に、コレクタが第１の電源に接続された第１のト
   ランジスタで構成された第２のエミッタフォロア回路か
   ら成り、かつ前記の帰還手段を、アノ−ドが前記論理部
   の他方の出力に、カソ−ドが該能動プルダウン回路の出
   力端子に接続されたダイオ−ドから成ることを特徴とす
   る特許請求の範囲第１項記載の能動プルダウン回路。