JPH04343145A - 中央演算処理装置 - Google Patents
中央演算処理装置Info
- Publication number
- JPH04343145A JPH04343145A JP3115005A JP11500591A JPH04343145A JP H04343145 A JPH04343145 A JP H04343145A JP 3115005 A JP3115005 A JP 3115005A JP 11500591 A JP11500591 A JP 11500591A JP H04343145 A JPH04343145 A JP H04343145A
- Authority
- JP
- Japan
- Prior art keywords
- maintenance
- redundant bit
- data
- memory
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Detection And Correction Of Errors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はコンピュータ或はその
他の各種の制御機器等に利用することができる中央演算
処理装置に関する。
他の各種の制御機器等に利用することができる中央演算
処理装置に関する。
【０００２】
【従来の技術】中央演算処理装置は一般にＣＰＵと呼ば
れ、図２に示すようにバスライン２を通じて、外部にＲ
ＡＭ３及びＲＯＭ４と、入出力ポート５等が接続され、
入出力ポート５に接続された外部機器６等を所定の順序
に従って動作させることに用いられる。
れ、図２に示すようにバスライン２を通じて、外部にＲ
ＡＭ３及びＲＯＭ４と、入出力ポート５等が接続され、
入出力ポート５に接続された外部機器６等を所定の順序
に従って動作させることに用いられる。
【０００３】ＣＰＵ１にはマイクロ命令を記憶したメモ
リが内蔵され、このマイクロ命令が例えばＲＯＭ４又は
ＲＡＭ３に書込まれているプログラムに従って読出され
、マイクロ命令によってＣＰＵ１内の各ハードウェアが
動作し、ＲＡＭ３へのデータの書込、読出及びＲＯＭ４
からのデータの読込、入出力ポート５からのデータの読
込、データの出力等を実行する。
リが内蔵され、このマイクロ命令が例えばＲＯＭ４又は
ＲＡＭ３に書込まれているプログラムに従って読出され
、マイクロ命令によってＣＰＵ１内の各ハードウェアが
動作し、ＲＡＭ３へのデータの書込、読出及びＲＯＭ４
からのデータの読込、入出力ポート５からのデータの読
込、データの出力等を実行する。
【０００４】一般にＣＰＵ１に内蔵されてマイクロ命令
を格納するメモリはＲＯＭ化されることが多い。然し乍
ら例えばＩＣ試験装置を構成するＣＰＵでは被試験ＩＣ
の種類に応じて高速動作が要求される場合がある。特に
高速動作が要求される場合はプログラム自体をマイクロ
命令言語で作成し、このマイクロ命令言語で作られたプ
ログラム（以下マイクロプログラムと称す）を直接ＣＰ
Ｕ内のメモリに格納させて実行させると高速動作が可能
である。
を格納するメモリはＲＯＭ化されることが多い。然し乍
ら例えばＩＣ試験装置を構成するＣＰＵでは被試験ＩＣ
の種類に応じて高速動作が要求される場合がある。特に
高速動作が要求される場合はプログラム自体をマイクロ
命令言語で作成し、このマイクロ命令言語で作られたプ
ログラム（以下マイクロプログラムと称す）を直接ＣＰ
Ｕ内のメモリに格納させて実行させると高速動作が可能
である。
【０００５】このように高速動作を要求される場合には
、マイクロプログラムをＣＰＵに内蔵したメモリに直接
書込むことが必要となるため、特殊な場合に限ってマイ
クロプログラムを格納するメモリを、書換可能なメモリ
によって構成する。図３に従来のＣＰＵ１の内部構造を
示す。ＣＰＵ１はコントローラ１１と、書換可能なマイ
クロプログラム用メモリ（以下ＷＣＳメモリと略称する
）１２と、ハードウェア群１３と、パリティ発生部１４
とによって構成される。
、マイクロプログラムをＣＰＵに内蔵したメモリに直接
書込むことが必要となるため、特殊な場合に限ってマイ
クロプログラムを格納するメモリを、書換可能なメモリ
によって構成する。図３に従来のＣＰＵ１の内部構造を
示す。ＣＰＵ１はコントローラ１１と、書換可能なマイ
クロプログラム用メモリ（以下ＷＣＳメモリと略称する
）１２と、ハードウェア群１３と、パリティ発生部１４
とによって構成される。
【０００６】ＷＣＳメモリ１２は複数のメモリブロック
Ｍ１ 〜Ｍｎ によって構成され、メモリブロックＭ１
〜Ｍｎ に、外部メモリ１５からバスライン２を通じ
てマイクロプログラムが書き移される。これら複数のメ
モリブロックＭ１ 〜Ｍｎ から一度に多ビットのマイ
クロプログラムを読出し、このマイクロプログラムをハ
ードウェア群１３の各ハードウェア１３Ａから１３Ｎに
与え、ハードウェア群１３を動作させる。ハードウェア
群１３の各ハードウェア１３Ａ〜１３Ｎはレジスタ、カ
ウンタ、加算器等で構成され、各ハードウェア１３Ａ〜
１３Ｎがマイクロプログラムに従って動作することによ
りプログラムが実行され、その結果が入出力ポート５か
ら出力されて外部機器６が制御される。尚、図ではコン
トローラ１１をハードウェア群１３から切離して示して
いるが、コントローラ１１もハードウェア群１３に含ま
れるハードウェアとして取扱われる。
Ｍ１ 〜Ｍｎ によって構成され、メモリブロックＭ１
〜Ｍｎ に、外部メモリ１５からバスライン２を通じ
てマイクロプログラムが書き移される。これら複数のメ
モリブロックＭ１ 〜Ｍｎ から一度に多ビットのマイ
クロプログラムを読出し、このマイクロプログラムをハ
ードウェア群１３の各ハードウェア１３Ａから１３Ｎに
与え、ハードウェア群１３を動作させる。ハードウェア
群１３の各ハードウェア１３Ａ〜１３Ｎはレジスタ、カ
ウンタ、加算器等で構成され、各ハードウェア１３Ａ〜
１３Ｎがマイクロプログラムに従って動作することによ
りプログラムが実行され、その結果が入出力ポート５か
ら出力されて外部機器６が制御される。尚、図ではコン
トローラ１１をハードウェア群１３から切離して示して
いるが、コントローラ１１もハードウェア群１３に含ま
れるハードウェアとして取扱われる。
【０００７】ＣＰＵ１の動作を高速化するためにはＷＣ
Ｓメモリ１２のビット長を大きく採り、一度に読出され
るマイクロ命令の語数を多くすることによって、一度に
多くのハードウェアを動作させることができ、高速化が
可能である。このため、例えばＩＣ試験装置用のＣＰＵ
の場合メモリブロックＭ１ 〜Ｍｎ の各ビット幅を８
ビットとし、ビット幅８ビット、深さ数Ｋバイトのメモ
リブロックを１６個設けることにより、１６個のハード
ウェアにマイクロ命令を一度に与えることができる。
Ｓメモリ１２のビット長を大きく採り、一度に読出され
るマイクロ命令の語数を多くすることによって、一度に
多くのハードウェアを動作させることができ、高速化が
可能である。このため、例えばＩＣ試験装置用のＣＰＵ
の場合メモリブロックＭ１ 〜Ｍｎ の各ビット幅を８
ビットとし、ビット幅８ビット、深さ数Ｋバイトのメモ
リブロックを１６個設けることにより、１６個のハード
ウェアにマイクロ命令を一度に与えることができる。
【０００８】ＣＰＵ内のメモリを書換可能なメモリとし
た場合、一旦書込んだマイクロプログラムが正常に格納
されているか否かを自己チェックする必要がある。この
ため従来は各メモリブロックＭ１ 〜Ｍｎ の各アドレ
スに対応して１ビットのバリテイチェックビット或はハ
ミングコードビット等のチェックデータを書込む冗長ビ
ット領域Ａ１ 〜Ａｎ を設け、この冗長ビット領域に
パリティ発生部１４から出力されるチェックデータを書
込み、このチェックデータを使ってチェッカＰＫ（図３
参照）によって各メモリブロックＭ１ 〜Ｍｎ の各ア
ドレスに格納したマイクロプログラムの破損事故を検出
できるように構成している。
た場合、一旦書込んだマイクロプログラムが正常に格納
されているか否かを自己チェックする必要がある。この
ため従来は各メモリブロックＭ１ 〜Ｍｎ の各アドレ
スに対応して１ビットのバリテイチェックビット或はハ
ミングコードビット等のチェックデータを書込む冗長ビ
ット領域Ａ１ 〜Ａｎ を設け、この冗長ビット領域に
パリティ発生部１４から出力されるチェックデータを書
込み、このチェックデータを使ってチェッカＰＫ（図３
参照）によって各メモリブロックＭ１ 〜Ｍｎ の各ア
ドレスに格納したマイクロプログラムの破損事故を検出
できるように構成している。
【０００９】
【発明が解決しようとする課題】ところで各メモリブロ
ックＭ１ 〜Ｍｎ に設けられる冗長ビット領域にはチ
ェックデータの他に、メンテナンス用データが用意され
る。 つまり各メモリブロックＭ１ 〜Ｍｎにマイクロプログ
ラムを書込んだ際にプログラムが正常に動作するか否か
をデイバッグする等のメンテナンスが必要がある。この
メンテナンスのために従来は各種制御信号発生用のメン
テナンス用データを冗長ビット領域Ａ１ 〜Ａｎ に設
けている。
ックＭ１ 〜Ｍｎ に設けられる冗長ビット領域にはチ
ェックデータの他に、メンテナンス用データが用意され
る。 つまり各メモリブロックＭ１ 〜Ｍｎにマイクロプログ
ラムを書込んだ際にプログラムが正常に動作するか否か
をデイバッグする等のメンテナンスが必要がある。この
メンテナンスのために従来は各種制御信号発生用のメン
テナンス用データを冗長ビット領域Ａ１ 〜Ａｎ に設
けている。
【００１０】従って従来は冗長ビット領域Ａ１ 〜Ａｎ
のビット数はチェックデータ用として１ビット、その
他にメンテナンス用の制御信号の発生用に数ビットを必
要とし冗長ビット領域Ａ１ 〜Ａｎ の容量が大きくな
ってしまう欠点がある。然し乍らパリティチェックは実
動中にしか使用しないのに対し、メンテナンスデータは
メンテナンス時にしか使用しない。この結果実動中はメ
ンテナンス用データの冗長ビットが不使用状態とされ、
メンテナンス時にはパリティチェックビットが不使用状
態となる。
のビット数はチェックデータ用として１ビット、その
他にメンテナンス用の制御信号の発生用に数ビットを必
要とし冗長ビット領域Ａ１ 〜Ａｎ の容量が大きくな
ってしまう欠点がある。然し乍らパリティチェックは実
動中にしか使用しないのに対し、メンテナンスデータは
メンテナンス時にしか使用しない。この結果実動中はメ
ンテナンス用データの冗長ビットが不使用状態とされ、
メンテナンス時にはパリティチェックビットが不使用状
態となる。
【００１１】従って実動時及びメンテナンス時の何れで
もメモリ内で不使用状態になるビット領域が発生し、不
経済である。この発明の目的は小ビットの冗長ビット領
域によってパリティチェックと、各種のメンテナンス用
制御信号を発生させることができる機能を持つ中央演算
処理装置を提供しようとするものである。
もメモリ内で不使用状態になるビット領域が発生し、不
経済である。この発明の目的は小ビットの冗長ビット領
域によってパリティチェックと、各種のメンテナンス用
制御信号を発生させることができる機能を持つ中央演算
処理装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】この発明では冗長ビット
領域を１〜２ビットだけで構成し、この冗長ビット領域
に対して書込を制御する切替回路を設けた構成を特徴と
するものである。この発明によれば実動時には冗長ビッ
ト領域にチェックデータを書込みプログラムのチェック
を行なわせると共に、メンテナンス時には切替回路によ
り冗長ビット領域にメンテナンスに必要な任意の制御信
号を発生させるメンテナンス用データを書込むことがで
きる。
領域を１〜２ビットだけで構成し、この冗長ビット領域
に対して書込を制御する切替回路を設けた構成を特徴と
するものである。この発明によれば実動時には冗長ビッ
ト領域にチェックデータを書込みプログラムのチェック
を行なわせると共に、メンテナンス時には切替回路によ
り冗長ビット領域にメンテナンスに必要な任意の制御信
号を発生させるメンテナンス用データを書込むことがで
きる。
【００１３】従ってこの発明によれば共通の冗長ビット
領域をチェック用と、メンテナンス時の制御信号発生用
として共用することができ、メモリ容量の増加を抑える
ことができる。
領域をチェック用と、メンテナンス時の制御信号発生用
として共用することができ、メモリ容量の増加を抑える
ことができる。
【００１４】
【実施例】図１にこの発明の一実施例を示す。この発明
の特徴とする点は各メモリブロックＭ１ 〜Ｍｎ に１
〜２ビットの冗長ビット領域Ａ１ ．Ａ２ …Ａｎ を
設けると共に、この各冗長ビット領域に対して切換回路
１６を通じてデータの書込を行なう構造にある。切換回
路１６の一方の入力端子Ａにはチェックデータ発生源１
４を接続し、他方の入力端子Ｂにはコントローラ１１を
接続する。
の特徴とする点は各メモリブロックＭ１ 〜Ｍｎ に１
〜２ビットの冗長ビット領域Ａ１ ．Ａ２ …Ａｎ を
設けると共に、この各冗長ビット領域に対して切換回路
１６を通じてデータの書込を行なう構造にある。切換回
路１６の一方の入力端子Ａにはチェックデータ発生源１
４を接続し、他方の入力端子Ｂにはコントローラ１１を
接続する。
【００１５】コントローラ１１は実動時には切換回路１
０を入力端子Ａ側に切換え、チェックデータを各冗長ビ
ット領域Ａ１ 〜Ａｎ に書込む。従って各メモリブロ
ックＭ１ 〜Ｍｎ に書込んだマイクロプログラムを実
行して実動する場合には、このマイクロプログラムが正
常か否かをチェックすることができる。一方メンテナン
ス時にはコントローラ１１からメンテナンスに必要な制
御信号発生用データが書込まれる。メンテナンス時に必
要な制御信号としては、予め指定したアドレスがアクセ
スされたらプログラムの実行を停止させるアドレカブレ
ーク信号とか、或は予め指定したアドレスがアクセスさ
れたらトリガ信号を外部に出力させ、例えばオシログラ
フにトリガ信号を与えるアドレストリガ信号とか、更に
は自己診断機能としてプログラムの実行周期を変化させ
、高速クロックでも動作するか否かを試験するためのク
ロックレートコントロール信号等がある。
０を入力端子Ａ側に切換え、チェックデータを各冗長ビ
ット領域Ａ１ 〜Ａｎ に書込む。従って各メモリブロ
ックＭ１ 〜Ｍｎ に書込んだマイクロプログラムを実
行して実動する場合には、このマイクロプログラムが正
常か否かをチェックすることができる。一方メンテナン
ス時にはコントローラ１１からメンテナンスに必要な制
御信号発生用データが書込まれる。メンテナンス時に必
要な制御信号としては、予め指定したアドレスがアクセ
スされたらプログラムの実行を停止させるアドレカブレ
ーク信号とか、或は予め指定したアドレスがアクセスさ
れたらトリガ信号を外部に出力させ、例えばオシログラ
フにトリガ信号を与えるアドレストリガ信号とか、更に
は自己診断機能としてプログラムの実行周期を変化させ
、高速クロックでも動作するか否かを試験するためのク
ロックレートコントロール信号等がある。
【００１６】これらの信号はメンテナンスの目的に応じ
て適宜選択されて各冗長ビット領域Ａ１ 〜Ａｎ の指
定したアドレスに書込まれる。パリティチェッカＰＫの
出力側にはアンドゲート１７が設けられる。このアンド
ゲート１７は、実動時に開に制御されチェッカＰＫのチ
ェックの結果を出力する。メンテナンス時には閉じられ
パリティチェッカＰＫの出力は切離される。一方メンテ
ナンス時にはデコーダ１８が動作する。このデコーダ１
８によって各冗長ビット領域Ａ１ 〜Ａｎ に書込まれ
た例えばアドレスブレーク信号とアドレストリガ信号を
区別して外部に出力する動作を行なう。このようにアド
レスブレーク信号とアドレストリガ信号とを区別して読
出すためには各冗長ビット領域Ａ１ 〜Ａｎ は２ビッ
トに選定される。
て適宜選択されて各冗長ビット領域Ａ１ 〜Ａｎ の指
定したアドレスに書込まれる。パリティチェッカＰＫの
出力側にはアンドゲート１７が設けられる。このアンド
ゲート１７は、実動時に開に制御されチェッカＰＫのチ
ェックの結果を出力する。メンテナンス時には閉じられ
パリティチェッカＰＫの出力は切離される。一方メンテ
ナンス時にはデコーダ１８が動作する。このデコーダ１
８によって各冗長ビット領域Ａ１ 〜Ａｎ に書込まれ
た例えばアドレスブレーク信号とアドレストリガ信号を
区別して外部に出力する動作を行なう。このようにアド
レスブレーク信号とアドレストリガ信号とを区別して読
出すためには各冗長ビット領域Ａ１ 〜Ａｎ は２ビッ
トに選定される。
【００１７】１９はモードレジスタを示し、このモード
レジスタによって切換回路１６の切換制御と、デコーダ
１８の制御、アンドゲート１７の開閉制御等を行なう。
レジスタによって切換回路１６の切換制御と、デコーダ
１８の制御、アンドゲート１７の開閉制御等を行なう。
【００１８】
【発明の効果】以上説明したように、この発明によれば
共通の冗長ビット領域Ａ１ 〜Ａｎ をパリティチェッ
ク用と、メンテナンス用とに共用するから冗長ビット領
域Ａ１ 〜Ａｎ を小容量で済ませることができる。然
も小容量の冗長ビット領域でありながら多目的に使用す
るからメンテナンスにも不自由なく各種のメンテナンス
を実行することができる。
共通の冗長ビット領域Ａ１ 〜Ａｎ をパリティチェッ
ク用と、メンテナンス用とに共用するから冗長ビット領
域Ａ１ 〜Ａｎ を小容量で済ませることができる。然
も小容量の冗長ビット領域でありながら多目的に使用す
るからメンテナンスにも不自由なく各種のメンテナンス
を実行することができる。
【図１】この発明の一実施例を示すブロック図。
【図２】中央演算処理装置の概要を説明するためのブロ
ック図。
ック図。
【図３】従来の技術を説明するためのブロック図。
１１ コントローラ
１４ チェックデータ発生源
１６ 切換回路
Claims (1)
- 【請求項１】 冗長ビット領域を具備しマイクロプロ
グラムを記憶するメモリと、このメモリに記憶したマイ
クロプログラムに従って動作するコントローラと、上記
冗長ビットに上記メモリの不良を検出するためのチェッ
クデータを発生するチェックデータ発生源と、メンテナ
ンス用データを発生するメンテナンスデータ発生源と、
これらチエックデータ発生源とメンテナンスデータ発生
源から出力されるチェックデータとメンテナンスデータ
とを選択して上記冗長ビット領域に書込む切換回路とに
よって構成される中央演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115005A JPH04343145A (ja) | 1991-05-20 | 1991-05-20 | 中央演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115005A JPH04343145A (ja) | 1991-05-20 | 1991-05-20 | 中央演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343145A true JPH04343145A (ja) | 1992-11-30 |
Family
ID=14651935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115005A Withdrawn JPH04343145A (ja) | 1991-05-20 | 1991-05-20 | 中央演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343145A (ja) |
-
1991
- 1991-05-20 JP JP3115005A patent/JPH04343145A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |