JPH04318957A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04318957A JPH04318957A JP8563491A JP8563491A JPH04318957A JP H04318957 A JPH04318957 A JP H04318957A JP 8563491 A JP8563491 A JP 8563491A JP 8563491 A JP8563491 A JP 8563491A JP H04318957 A JPH04318957 A JP H04318957A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- polysilicon film
- film
- polysilicon
- holes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 42
- 229920005591 polysilicon Polymers 0.000 claims abstract description 42
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052782 aluminium Inorganic materials 0.000 abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 239000004411 aluminium Substances 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に半導体集積回路の配線に関する。
特に半導体集積回路の配線に関する。
【０００２】
【従来の技術】従来、アルミニウム配線とポリシリコン
配線を有するＥＰＲＯＭなどの半導体集積回路において
、異なる信号を伝える同一層次のアルミニウム配線同志
を交差させる必要が有る場合、図２に示すように一方の
配線（第２の配線７ａ，７ｂ）を交差部分で第１のポリ
シリコン膜にすることにより立体交差させることができ
る。
配線を有するＥＰＲＯＭなどの半導体集積回路において
、異なる信号を伝える同一層次のアルミニウム配線同志
を交差させる必要が有る場合、図２に示すように一方の
配線（第２の配線７ａ，７ｂ）を交差部分で第１のポリ
シリコン膜にすることにより立体交差させることができ
る。
【０００３】図２（ａ）は従来例を示す半導体チップの
平面図、図２（ｂ）は図２（ａ）のＸ−Ｘ線断面図であ
る。アルミニウム膜からなる第２の配線７ａはスルーホ
ール６ａを通って第１のポリシリコン膜５に接続され、
第１のポリシリコン膜５は、スルーホール６ｂを通して
アルミニウム配線（第２の配線７ｂ）につながる。この
とき異なる信号を伝えるアルミニウム配線（第１の配線
）は立体交差して第２の配線７ａ，７ｂ、第１のポリシ
リコン膜５と接触しないことが分かる。
平面図、図２（ｂ）は図２（ａ）のＸ−Ｘ線断面図であ
る。アルミニウム膜からなる第２の配線７ａはスルーホ
ール６ａを通って第１のポリシリコン膜５に接続され、
第１のポリシリコン膜５は、スルーホール６ｂを通して
アルミニウム配線（第２の配線７ｂ）につながる。この
とき異なる信号を伝えるアルミニウム配線（第１の配線
）は立体交差して第２の配線７ａ，７ｂ、第１のポリシ
リコン膜５と接触しないことが分かる。
【０００４】
【発明が解決しようとする課題】従来の立体交差構造に
おいて、第１のポリシリコン膜の抵抗を減らす必要があ
有る時、図３に示すようにアルミニウム配線（８）に沿
って平行方向に第１のポリシリコン膜の幅を広げていた
。これにより電気抵抗を減らすことができるが、半導体
集積回路のマスクパターンにおける占有面積は増える。 第１のポリシリコン膜の幅を広げた箇所が半導体集積回
路内に多数有る場合、この半導体集積回路を含む半導体
チップの面積が増加して集積度が低下し、１ウェハー内
で製造できるチップ数が減り、チップの生産コストが上
がるという問題が有る。
おいて、第１のポリシリコン膜の抵抗を減らす必要があ
有る時、図３に示すようにアルミニウム配線（８）に沿
って平行方向に第１のポリシリコン膜の幅を広げていた
。これにより電気抵抗を減らすことができるが、半導体
集積回路のマスクパターンにおける占有面積は増える。 第１のポリシリコン膜の幅を広げた箇所が半導体集積回
路内に多数有る場合、この半導体集積回路を含む半導体
チップの面積が増加して集積度が低下し、１ウェハー内
で製造できるチップ数が減り、チップの生産コストが上
がるという問題が有る。
【０００５】
【課題を解決するための手段】本発明は、所定層次の導
電膜からなる第１の配線と、前記第１の配線と立体交差
する下層の第１のポリシリコン層とスルーホールで接続
され前記所定層次の導電膜からなり前記第１の配線と立
体交差する第２の配線とを有する半導体集積回路におい
て、前記第１のポリシリコン膜の下層の第２のポリシリ
コン膜がスルーホールを介して前記第１のポリシリコン
膜と接続されているというものである。
電膜からなる第１の配線と、前記第１の配線と立体交差
する下層の第１のポリシリコン層とスルーホールで接続
され前記所定層次の導電膜からなり前記第１の配線と立
体交差する第２の配線とを有する半導体集積回路におい
て、前記第１のポリシリコン膜の下層の第２のポリシリ
コン膜がスルーホールを介して前記第１のポリシリコン
膜と接続されているというものである。
【０００６】
【実施例】図１（ａ）は本発明の一実施例を示す半導体
チップの平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線断
面図である。
チップの平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線断
面図である。
【０００７】この実施例は、所定層次のアルミニウム膜
からなる第１の配線８と、第１の配線８と立体交差する
下層の第１のポリシリコン膜５とスルーホール６ａ，６
ｂで接続され前述の所定層次のアルミニウム膜からなり
第１の配線８と立体交差する第２の配線７ａ，７ｂとを
有する半導体集積回路において、第１のポリシリコン膜
５の下層の第２のポリシリコン膜２がスルーホール４ａ
，４ｂを介して第１のポリシリコン膜５と接続されてい
るというものである。
からなる第１の配線８と、第１の配線８と立体交差する
下層の第１のポリシリコン膜５とスルーホール６ａ，６
ｂで接続され前述の所定層次のアルミニウム膜からなり
第１の配線８と立体交差する第２の配線７ａ，７ｂとを
有する半導体集積回路において、第１のポリシリコン膜
５の下層の第２のポリシリコン膜２がスルーホール４ａ
，４ｂを介して第１のポリシリコン膜５と接続されてい
るというものである。
【０００８】すなわち、従来の立体交差構造の第１のポ
リシリコン膜５の下に第２のポリシリコン膜２を配置し
、第１のポリシリコン膜５と第２のポリシリコン膜２を
スルーホール４ａ，４ｂで接続する。これによって第１
の配線７ａと第２の配線７ｂの間の電気抵抗は従来のも
のに比べて並列抵抗分として第２のポリシリコン膜２と
スルーホール４ａ，４ｂが加わるので小さくすることが
できる。
リシリコン膜５の下に第２のポリシリコン膜２を配置し
、第１のポリシリコン膜５と第２のポリシリコン膜２を
スルーホール４ａ，４ｂで接続する。これによって第１
の配線７ａと第２の配線７ｂの間の電気抵抗は従来のも
のに比べて並列抵抗分として第２のポリシリコン膜２と
スルーホール４ａ，４ｂが加わるので小さくすることが
できる。
【０００９】スルーホール４ａ，４ｂについては、半導
体製造工程で支障がなければいずれか１つのみを使用し
て、スルーホールの第１のポリシリコン膜と第２のポリ
シリコン膜との接触面を広げると一層低抵抗にすること
ができる。
体製造工程で支障がなければいずれか１つのみを使用し
て、スルーホールの第１のポリシリコン膜と第２のポリ
シリコン膜との接触面を広げると一層低抵抗にすること
ができる。
【００１０】ＥＰＲＯＭを内蔵する半導体集積回路の場
合、第２のポリシリコン膜は、フローティングゲートと
同一層次のポリシリコン膜を使用するこができる。従っ
て、立体交差部の抵抗を低くするために特別のポリシリ
コン膜形成工程を必要としないので好都合である。
合、第２のポリシリコン膜は、フローティングゲートと
同一層次のポリシリコン膜を使用するこができる。従っ
て、立体交差部の抵抗を低くするために特別のポリシリ
コン膜形成工程を必要としないので好都合である。
【００１１】
【発明の効果】以上説明したように本発明は、配線の立
体交差部に第１のポリシリコン膜と、この下に平行して
走る第２のポリシリコン膜とを設けてスルーホールで接
続したので、半導体チップ内でのポリシリコン配線の占
有面積を増加させず、抵抗を減らすことができるという
効果が有る。
体交差部に第１のポリシリコン膜と、この下に平行して
走る第２のポリシリコン膜とを設けてスルーホールで接
続したので、半導体チップ内でのポリシリコン配線の占
有面積を増加させず、抵抗を減らすことができるという
効果が有る。
【図１】本発明の一実施例を示す半導体チップの平面図
（図１（ａ））および断面図（図１（ｂ））である。
（図１（ａ））および断面図（図１（ｂ））である。
【図２】従来例を示す半導体チップの平面図（図２（ａ
））及び断面図（図２（ｂ））である。
））及び断面図（図２（ｂ））である。
【図３】従来例の欠点の説明に使用する半導体チップの
平面図である。
平面図である。
１ 半導体基板
２ 第２のポリシリコン膜
３，３−１，３−２ 絶縁膜
４ａ，４ｂ スルーホール
５ 第２のポリシリコン膜
６ａ，６ａ１，６ａ２，６ｂ，６ｂ１，６ｂ２
スルーホール ７ａ，７ｂ 第２の配線 ８ 第１の配線
スルーホール ７ａ，７ｂ 第２の配線 ８ 第１の配線
Claims (1)
- 【請求項１】 所定層次の導電膜からなる第１の配線
と、前記第１の配線と立体交差する下層の第１のポリシ
リコン層とスルーホールで接続され前記所定層次の導電
膜からなり前記第１の配線と立体交差する第２の配線と
を有する半導体集積回路において、前記第１のポリシリ
コン膜の下層の第２のポリシリコン膜がスルーホールを
介して前記第１のポリシリコン膜と接続されていること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8563491A JPH04318957A (ja) | 1991-04-18 | 1991-04-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8563491A JPH04318957A (ja) | 1991-04-18 | 1991-04-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318957A true JPH04318957A (ja) | 1992-11-10 |
Family
ID=13864268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8563491A Pending JPH04318957A (ja) | 1991-04-18 | 1991-04-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020229A (en) * | 1996-07-17 | 2000-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device method for manufacturing |
-
1991
- 1991-04-18 JP JP8563491A patent/JPH04318957A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020229A (en) * | 1996-07-17 | 2000-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device method for manufacturing |
| US6333548B1 (en) | 1996-07-17 | 2001-12-25 | Kabushiki Kaisha Toshiba | Semiconductor device with etch stopping film |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900007085A (ko) | 반도체집적회로장치 및 그 제조방법 | |
| JPH07111971B2 (ja) | 集積回路装置の製造方法 | |
| US4688070A (en) | Semiconductor integrated circuit device | |
| US4717988A (en) | Universal wafer scale assembly | |
| US5448088A (en) | Semiconductor integrated circuit having lengthened connection pins for connection to external wirings | |
| US4943841A (en) | Wiring structure for semiconductor integrated circuit device | |
| US6445071B1 (en) | Semiconductor device having an improved multi-layer interconnection structure and manufacturing method thereof | |
| JPH0519303B2 (ja) | ||
| JP2911980B2 (ja) | 半導体集積回路装置 | |
| JPS60105251A (ja) | 半導体集積回路 | |
| KR101035594B1 (ko) | 콘택홀 간을 연결하는 연결부와 비아홀 간을 연결하는연결부가 서로 수직하게 배치된 반도체 집적 소자 | |
| JPH0467656A (ja) | 半導体装置 | |
| JPS6034039A (ja) | 半導体装置 | |
| JPS6130422B2 (ja) | ||
| JPH02251144A (ja) | 半導体装置の製造方法 | |
| US20030015797A1 (en) | Semiconductor device | |
| JPH01274451A (ja) | 半導体集積回路 | |
| JPH04218943A (ja) | １チップｌｓｉの製造方法 | |
| JPS6081841A (ja) | 半導体装置 | |
| JPS61168936A (ja) | 配線 | |
| JPH0685093A (ja) | 半導体集積回路の製造方法 | |
| JPS62213147A (ja) | 積層回路基板の製造方法 | |
| JPS63161642A (ja) | 半導体装置 | |
| KR930020639A (ko) | 반도체 장치 및 그 제조방법 | |
| JPS61174746A (ja) | 半導体集積回路装置 |