JPH04318974A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH04318974A JPH04318974A JP3085253A JP8525391A JPH04318974A JP H04318974 A JPH04318974 A JP H04318974A JP 3085253 A JP3085253 A JP 3085253A JP 8525391 A JP8525391 A JP 8525391A JP H04318974 A JPH04318974 A JP H04318974A
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- film
- polycrystalline silicon
- thin film
- poly
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
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- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】 本発明は薄膜トランジスタ、
特に多結晶シリコンをその主要部として用いた薄膜トラ
ンジスタに関する。
特に多結晶シリコンをその主要部として用いた薄膜トラ
ンジスタに関する。
【０００２】
【従来の技術】低融点ガラス上に微結晶または多結晶シ
リコン（ｐｏｌｙ−Ｓｉ）を素子材とした、薄膜トラン
ジスタ（ＴＦＴ）を作成する試みが活発化している。特
に、基板としてコーニング社製７０５９基板等の低融点
ガラス基板を用い、プロセスの最高温度４５０℃で、高
移動度、高ＯＮ／ＯＦＦ比のＴＦＴを作成するプロセス
の実用化が待望されている。
リコン（ｐｏｌｙ−Ｓｉ）を素子材とした、薄膜トラン
ジスタ（ＴＦＴ）を作成する試みが活発化している。特
に、基板としてコーニング社製７０５９基板等の低融点
ガラス基板を用い、プロセスの最高温度４５０℃で、高
移動度、高ＯＮ／ＯＦＦ比のＴＦＴを作成するプロセス
の実用化が待望されている。
【０００３】従来からｐｏｌｙ−Ｓｉをガラス基板上に
成膜するには、減圧ＣＶＤ法を用いて基板温度６００℃
程度でモノシランガスを熱分解する方法が知られている
。また高性能なｐｏｌｙ−ＳｉＴＦＴを作成する従来の
方法は、非晶質Ｓｉ（ａ−Ｓｉ）を固相成長法によって
大粒径化したｐｏｌｙ−Ｓｉを形成し、ＴＦＴを作成す
る方法や、ａ−Ｓｉやｐｏｌｙ−Ｓｉをレーザーアニー
リングによって溶融再結晶化し、ＴＦＴを作成する方法
等があった。
成膜するには、減圧ＣＶＤ法を用いて基板温度６００℃
程度でモノシランガスを熱分解する方法が知られている
。また高性能なｐｏｌｙ−ＳｉＴＦＴを作成する従来の
方法は、非晶質Ｓｉ（ａ−Ｓｉ）を固相成長法によって
大粒径化したｐｏｌｙ−Ｓｉを形成し、ＴＦＴを作成す
る方法や、ａ−Ｓｉやｐｏｌｙ−Ｓｉをレーザーアニー
リングによって溶融再結晶化し、ＴＦＴを作成する方法
等があった。
【０００４】
【発明が解決しようとする課題】しかし減圧ＣＶＤ法に
よるｐｏｌｙ−Ｓｉの製造方法では、成膜温度上の要求
から低融点ガラスを基板に用いることはできない。また
固相成長法によって大粒径ｐｏｌｙ−Ｓｉを得る方法で
も、６００℃程度の温度で４〜７０時間という長時間ア
ニールをしなければならず、低融点ガラスを基板に用い
ることはできない。レーザーアニーリングは、レーザー
ビームの不均一特性による素子特性ばらつきや、スルー
プットが低い等の問題点があった。
よるｐｏｌｙ−Ｓｉの製造方法では、成膜温度上の要求
から低融点ガラスを基板に用いることはできない。また
固相成長法によって大粒径ｐｏｌｙ−Ｓｉを得る方法で
も、６００℃程度の温度で４〜７０時間という長時間ア
ニールをしなければならず、低融点ガラスを基板に用い
ることはできない。レーザーアニーリングは、レーザー
ビームの不均一特性による素子特性ばらつきや、スルー
プットが低い等の問題点があった。
【０００５】一方、液晶ディスプレイの大型化にともな
って、ゲート配線抵抗の低減化の要求が増してきた。例
えば「第３７回応用物理学会連合講演予稿集」、２９ａ
−ＳＣ−１１等に見られるように、Ａｌを用いて配線抵
抗を下げると共に、Ａｌを陽極酸化してゲート絶縁膜の
信頼性を上げる試みもある。Ａｌの耐熱性の要求から、
Ａｌをボトムゲート型ＴＦＴのゲート電極に用いる場合
は、ＴＦＴのチャネルに用いるＳｉ薄膜は、従来はａ−
Ｓｉしか用いることができなかった。しかしａ−Ｓｉは
キャリア移動度が低く、駆動回路用のＴＦＴに用いるこ
とはできないという問題点があった。
って、ゲート配線抵抗の低減化の要求が増してきた。例
えば「第３７回応用物理学会連合講演予稿集」、２９ａ
−ＳＣ−１１等に見られるように、Ａｌを用いて配線抵
抗を下げると共に、Ａｌを陽極酸化してゲート絶縁膜の
信頼性を上げる試みもある。Ａｌの耐熱性の要求から、
Ａｌをボトムゲート型ＴＦＴのゲート電極に用いる場合
は、ＴＦＴのチャネルに用いるＳｉ薄膜は、従来はａ−
Ｓｉしか用いることができなかった。しかしａ−Ｓｉは
キャリア移動度が低く、駆動回路用のＴＦＴに用いるこ
とはできないという問題点があった。
【０００６】本発明は以上の問題点を解決するもので、
高移動度の金属ゲートｐｏｌｙ−ＳｉＴＦＴを提供する
ことにある。
高移動度の金属ゲートｐｏｌｙ−ＳｉＴＦＴを提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明の薄膜トランジス
タは、基板上に形成した薄膜トランジスタにおいて、ゲ
ート電極にＡｌ、Ｔａ、Ｍｏ、Ｔａ／Ｍｏ合金、Ｃｕ、
またはＡｌ合金等の金属材料を用い、チャネル領域に多
結晶シリコンを用いたことを特徴とする。
タは、基板上に形成した薄膜トランジスタにおいて、ゲ
ート電極にＡｌ、Ｔａ、Ｍｏ、Ｔａ／Ｍｏ合金、Ｃｕ、
またはＡｌ合金等の金属材料を用い、チャネル領域に多
結晶シリコンを用いたことを特徴とする。
【０００８】
【実施例】以下、本発明の薄膜トランジスタを、その製
造工程を通じて詳述する。図１に製造工程を示す。使用
する基板は単結晶Ｓｉ以外の基板なら、低融点ガラスで
もセラミック基板等でも、石英基板でもよい。本実施例
ではコーニング社製７０５９基板を使用した。まず基板
１００上にゲート電極１０１となるＡｌを約１０００〜
３０００Å成膜する（図１（ａ））。ゲート電極はＡｌ
に限ることはなくＣｒ、Ｔａ、Ｔａ／Ｍｏ合金、Ｃｕ、
Ａｌ／Ｓｉ合金、Ａｌ／Ｓｉ／Ｃｕ合金等でもよい。Ａ
ｌやＴａは陽極酸化法によりゲート酸化膜を均一に形成
できる利点があり、特にＡｌはゲート配線抵抗を下げら
れることから好ましい。本実施例では純Ａｌをスパッタ
法で成膜し、ゲート電極にパタニング後、陽極酸化を施
しＡｌ２Ｏ３１０２を１０００〜２５００Å成膜した（
図１（ｂ））。Ｔａ、Ｔａ合金の場合は陽極酸化でＴａ
２Ｏ５を形成する。次いで減圧化学気相成長法、プラズ
マ化学気相成長法（ＰＣＶＤ）、スパッタ法等により、
ゲート絶縁膜１０３のＳｉＮｘやＳｉＯ２膜を約１００
０〜２０００ÅＡｌ２Ｏ３上に形成する（図１（ｃ））
。陽極酸化のできない金属材料の場合は、金属ゲート電
極上に直接ゲート絶縁膜を形成する。成膜方法はＡｒ＋
Ｏ２混合ガス雰囲気中でのマグネトロンスパッタ法が膜
室の優れたＳｉＯ２が基板温度＝２００℃程度の低温で
得られるので好ましい。ＡｒとＯ２との混合比はＯ２／
（Ａｒ＋Ｏ２）＝０．３程度が好ましい。電子サイクロ
トロン共鳴プラズマＣＶＤ法でも低温で高品質のＳｉＯ
２が得られる。またゲート絶縁膜はＰＣＶＤ法による窒
化シリコン膜でも良い。ＰＣＶＤ法でゲート絶縁膜を形
成する場合は、ゲート絶縁膜上に続けて真空を破らず連
続的にチャネルｐｏｌｙ−Ｓｉを成膜できるので、ゲー
ト絶縁膜／チャネルｐｏｌｙ−Ｓｉ界面の汚染がなく好
ましい。 本実施例ではこのゲート絶縁膜／チャネルｐｏｌｙ−Ｓ
ｉ連続形成法を採用した。
造工程を通じて詳述する。図１に製造工程を示す。使用
する基板は単結晶Ｓｉ以外の基板なら、低融点ガラスで
もセラミック基板等でも、石英基板でもよい。本実施例
ではコーニング社製７０５９基板を使用した。まず基板
１００上にゲート電極１０１となるＡｌを約１０００〜
３０００Å成膜する（図１（ａ））。ゲート電極はＡｌ
に限ることはなくＣｒ、Ｔａ、Ｔａ／Ｍｏ合金、Ｃｕ、
Ａｌ／Ｓｉ合金、Ａｌ／Ｓｉ／Ｃｕ合金等でもよい。Ａ
ｌやＴａは陽極酸化法によりゲート酸化膜を均一に形成
できる利点があり、特にＡｌはゲート配線抵抗を下げら
れることから好ましい。本実施例では純Ａｌをスパッタ
法で成膜し、ゲート電極にパタニング後、陽極酸化を施
しＡｌ２Ｏ３１０２を１０００〜２５００Å成膜した（
図１（ｂ））。Ｔａ、Ｔａ合金の場合は陽極酸化でＴａ
２Ｏ５を形成する。次いで減圧化学気相成長法、プラズ
マ化学気相成長法（ＰＣＶＤ）、スパッタ法等により、
ゲート絶縁膜１０３のＳｉＮｘやＳｉＯ２膜を約１００
０〜２０００ÅＡｌ２Ｏ３上に形成する（図１（ｃ））
。陽極酸化のできない金属材料の場合は、金属ゲート電
極上に直接ゲート絶縁膜を形成する。成膜方法はＡｒ＋
Ｏ２混合ガス雰囲気中でのマグネトロンスパッタ法が膜
室の優れたＳｉＯ２が基板温度＝２００℃程度の低温で
得られるので好ましい。ＡｒとＯ２との混合比はＯ２／
（Ａｒ＋Ｏ２）＝０．３程度が好ましい。電子サイクロ
トロン共鳴プラズマＣＶＤ法でも低温で高品質のＳｉＯ
２が得られる。またゲート絶縁膜はＰＣＶＤ法による窒
化シリコン膜でも良い。ＰＣＶＤ法でゲート絶縁膜を形
成する場合は、ゲート絶縁膜上に続けて真空を破らず連
続的にチャネルｐｏｌｙ−Ｓｉを成膜できるので、ゲー
ト絶縁膜／チャネルｐｏｌｙ−Ｓｉ界面の汚染がなく好
ましい。 本実施例ではこのゲート絶縁膜／チャネルｐｏｌｙ−Ｓ
ｉ連続形成法を採用した。
【０００９】以下にチャネルｐｏｌｙ−Ｓｉの成膜条件
を詳述する。ＰＣＶＤ装置は、平行平板型電極を持つア
ネルバ社製ＰＥＤ−３０２型を使用した。成膜ガスには
ＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８等と、Ｈ２の混合ガ
スを用いる。本実施例ではシラン（ＳｉＨ４）とＨ２の
、混合ガスを用いた。
を詳述する。ＰＣＶＤ装置は、平行平板型電極を持つア
ネルバ社製ＰＥＤ−３０２型を使用した。成膜ガスには
ＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８等と、Ｈ２の混合ガ
スを用いる。本実施例ではシラン（ＳｉＨ４）とＨ２の
、混合ガスを用いた。
【００１０】基本的な反応機構は次に示す式１に従う。
式１の反応において、Ｒ１が成膜反応で、Ｒ２がエッチ
ング反応である。
ング反応である。
【００１１】
【化１】
（ｎは無次元数）式１において、水素濃度を増して行く
とＲ２の反応が優勢となるので、結合エネルギーの弱い
Ｓｉ−Ｈ結合はＲ２のエッチング反応により選択的に切
られる。このためＳｉ−Ｓｉ結合だけが残ることになり
、このような条件のもとでは基板上にはｐｏｌｙ−Ｓｉ
が成膜される。一方、シランガス濃度が増えると式１に
おけるＲ１の成膜反応が優勢となり、基板上には水素濃
度の大きい非晶質シリコン（ａ−Ｓｉ）が成膜される。 このようなＲ１とＲ２の競合関係は、水素ガス濃度に対
するシランガス濃度の比を変えることによって容易に調
整することができる。
とＲ２の反応が優勢となるので、結合エネルギーの弱い
Ｓｉ−Ｈ結合はＲ２のエッチング反応により選択的に切
られる。このためＳｉ−Ｓｉ結合だけが残ることになり
、このような条件のもとでは基板上にはｐｏｌｙ−Ｓｉ
が成膜される。一方、シランガス濃度が増えると式１に
おけるＲ１の成膜反応が優勢となり、基板上には水素濃
度の大きい非晶質シリコン（ａ−Ｓｉ）が成膜される。 このようなＲ１とＲ２の競合関係は、水素ガス濃度に対
するシランガス濃度の比を変えることによって容易に調
整することができる。
【００１２】従ってｐｏｌｙ−Ｓｉ薄膜を形成するには
、シランガスを大流量の水素ガスで希釈し、シラン濃度
／水素濃度比を少なくとも０．１以下にすることが必要
となる。 実際にｐｏｌｙ−Ｓｉを成膜する場合、シ
ラン／水素ガス濃度比はガス流量比でＳｉＨ４／Ｈ２＝
０．５〜５．０％、特に１．０〜３．０％が望ましい。 ０．５％より小さいと水素ガスによるエッチング反応が
優勢になりすぎ、デポレートが極端に小さくなり、粒径
も小さいｐｏｌｙ−Ｓｉしか成膜されない。５．０％を
越えると成膜反応が優勢となり、ａ−Ｓｉしか成膜され
ない。
、シランガスを大流量の水素ガスで希釈し、シラン濃度
／水素濃度比を少なくとも０．１以下にすることが必要
となる。 実際にｐｏｌｙ−Ｓｉを成膜する場合、シ
ラン／水素ガス濃度比はガス流量比でＳｉＨ４／Ｈ２＝
０．５〜５．０％、特に１．０〜３．０％が望ましい。 ０．５％より小さいと水素ガスによるエッチング反応が
優勢になりすぎ、デポレートが極端に小さくなり、粒径
も小さいｐｏｌｙ−Ｓｉしか成膜されない。５．０％を
越えると成膜反応が優勢となり、ａ−Ｓｉしか成膜され
ない。
【００１３】反応室内の圧力は０．１〜１０．０Ｔｏｒ
ｒで、特に０．３〜１．５Ｔｏｒｒが好ましい。プラズ
マを発生させる高周波電力は、電力密度０．０１〜５．
０Ｗ／ｃｍ２、好ましくは０．０３〜０．０６Ｗ／ｃｍ
２とする。 ０．０１Ｗ／ｃｍ２より小さいと、エッチング反応が弱
くなりすぎ、５Ｗ／ｃｍ２を越えると薄膜がプラズマダ
メージを受け、高品質の膜を形成できない。基板温度は
１００〜６００℃である。好ましくは２００℃〜４００
℃とする。基板温度が１００℃より低いとａ−Ｓｉが成
膜され、６００℃より高いと低温成膜ＰＣＶＤの利点を
生かせなくなる。
ｒで、特に０．３〜１．５Ｔｏｒｒが好ましい。プラズ
マを発生させる高周波電力は、電力密度０．０１〜５．
０Ｗ／ｃｍ２、好ましくは０．０３〜０．０６Ｗ／ｃｍ
２とする。 ０．０１Ｗ／ｃｍ２より小さいと、エッチング反応が弱
くなりすぎ、５Ｗ／ｃｍ２を越えると薄膜がプラズマダ
メージを受け、高品質の膜を形成できない。基板温度は
１００〜６００℃である。好ましくは２００℃〜４００
℃とする。基板温度が１００℃より低いとａ−Ｓｉが成
膜され、６００℃より高いと低温成膜ＰＣＶＤの利点を
生かせなくなる。
【００１４】ｐｏｌｙ−Ｓｉを成膜するための重要な条
件は、平行平板型ＰＣＶＤ装置の対向電極間距離（以下
、電極間距離）である。エッチング反応が進むためには
、電極間距離が十分に短く、水素が活性状態で基板上に
到達しなければならない。電極間距離が長いと、エッチ
ング反応は気相中で起こり、基板上には非晶質シリコン
が成膜される。このため、電極間距離Ｗは高周波電力と
圧力によって規定される。高周波電力が０．０３Ｗ／ｃ
ｍ２で、圧力が１．２Ｔｏｒｒの場合は、電極間距離Ｗ
は４５ｍｍ未満、好ましくは２７ｍｍ以下、更に好まし
くは２０ｍｍ以下である必要がある。成膜前に１×１０
−６Ｔｏｒｒ以下の真空にした反応室内にＳｉＨ４：Ｈ
２＝０．９：９９．１の混合ガスを総流量２００ＳＣＣ
Ｍで供給し、内圧を１．２Ｔｏｒｒに調整した。基板温
度を２３０℃に設定した後、基板温度が安定するまで約
２０分間成膜ガスを流した。次いで１３．５６ＭＨｚの
高周波電源を用いて、放電電力０．０３Ｗ／ｃｍ２で１
０〜１２０分間放電し、ガラス基板上にｐｏｌｙ−Ｓｉ
を２５０〜１０００Å成長させた。成長速度は８Å／分
であった。また、従来からＰＣＶＤ法ではａ−Ｓｉ等の
成膜時にパーティクルが発生し、これがＴＦＴデバイス
の歩留まりを低下させる大きな原因となっていた。とこ
ろが本発明の製造方法ではパーティクルの発生が殆どな
いため、ＴＦＴデバイスの歩留まり向上に大きな効果が
ある。本発明のＰＣＶＤ法による成膜方法では、ｐｏｌ
ｙ−Ｓｉの膜厚が１０００という比較的薄くても、平均
結晶粒径が１０００Å程度のｐｏｌｙ−Ｓｉが成膜され
ていることがＸ線回折の測定から明かとなった。また結
晶方位は（１１１）、（２２０）方位のＸ線回折ピーク
を観測しており、特に（２２０）方位が優先配向となる
ｐｏｌｙ−Ｓｉ薄膜が得られている。
件は、平行平板型ＰＣＶＤ装置の対向電極間距離（以下
、電極間距離）である。エッチング反応が進むためには
、電極間距離が十分に短く、水素が活性状態で基板上に
到達しなければならない。電極間距離が長いと、エッチ
ング反応は気相中で起こり、基板上には非晶質シリコン
が成膜される。このため、電極間距離Ｗは高周波電力と
圧力によって規定される。高周波電力が０．０３Ｗ／ｃ
ｍ２で、圧力が１．２Ｔｏｒｒの場合は、電極間距離Ｗ
は４５ｍｍ未満、好ましくは２７ｍｍ以下、更に好まし
くは２０ｍｍ以下である必要がある。成膜前に１×１０
−６Ｔｏｒｒ以下の真空にした反応室内にＳｉＨ４：Ｈ
２＝０．９：９９．１の混合ガスを総流量２００ＳＣＣ
Ｍで供給し、内圧を１．２Ｔｏｒｒに調整した。基板温
度を２３０℃に設定した後、基板温度が安定するまで約
２０分間成膜ガスを流した。次いで１３．５６ＭＨｚの
高周波電源を用いて、放電電力０．０３Ｗ／ｃｍ２で１
０〜１２０分間放電し、ガラス基板上にｐｏｌｙ−Ｓｉ
を２５０〜１０００Å成長させた。成長速度は８Å／分
であった。また、従来からＰＣＶＤ法ではａ−Ｓｉ等の
成膜時にパーティクルが発生し、これがＴＦＴデバイス
の歩留まりを低下させる大きな原因となっていた。とこ
ろが本発明の製造方法ではパーティクルの発生が殆どな
いため、ＴＦＴデバイスの歩留まり向上に大きな効果が
ある。本発明のＰＣＶＤ法による成膜方法では、ｐｏｌ
ｙ−Ｓｉの膜厚が１０００という比較的薄くても、平均
結晶粒径が１０００Å程度のｐｏｌｙ−Ｓｉが成膜され
ていることがＸ線回折の測定から明かとなった。また結
晶方位は（１１１）、（２２０）方位のＸ線回折ピーク
を観測しており、特に（２２０）方位が優先配向となる
ｐｏｌｙ−Ｓｉ薄膜が得られている。
【００１５】続いてソース・ドレイン電極のコンタクト
をとるためのｎ＋ｐｏｌｙ−Ｓｉ１０５をチャネルｐｏ
ｌｙ−Ｓｉ上に連続して約１０００Å成膜する（図１（
ｄ））。成膜には再びＰＣＶＤ法を用い、成膜ガスには
チャネルｐｏｌｙ−Ｓｉ成膜時のガスに、ｎ型のドーピ
ングガス、例えばホスフィンやアルシン等を添加した混
合ガスを用いる。
をとるためのｎ＋ｐｏｌｙ−Ｓｉ１０５をチャネルｐｏ
ｌｙ−Ｓｉ上に連続して約１０００Å成膜する（図１（
ｄ））。成膜には再びＰＣＶＤ法を用い、成膜ガスには
チャネルｐｏｌｙ−Ｓｉ成膜時のガスに、ｎ型のドーピ
ングガス、例えばホスフィンやアルシン等を添加した混
合ガスを用いる。
【００１６】チャネルｐｏｌｙ−Ｓｉとｎ＋ｐｏｌｙ−
Ｓｉをチャネル領域にパタニング後、ソース・ドレイン
電極用金属のＡｌを約７０００Å成膜し、電極の形にパ
タニングし、ソース電極１０６及びドレイン電極１０７
を形成する。ソース・ドレイン電極をマスクとしてｎ＋
ｐｏｌｙ−Ｓｉをエッチングし、ＴＦＴの完成となる（
図１（ｅ））。
Ｓｉをチャネル領域にパタニング後、ソース・ドレイン
電極用金属のＡｌを約７０００Å成膜し、電極の形にパ
タニングし、ソース電極１０６及びドレイン電極１０７
を形成する。ソース・ドレイン電極をマスクとしてｎ＋
ｐｏｌｙ−Ｓｉをエッチングし、ＴＦＴの完成となる（
図１（ｅ））。
【００１７】
【発明の効果】以上に述べたような成膜方法を用いれば
、１５０〜４００℃という低温でｐｏｌｙ−Ｓｉ薄膜を
形成することができる。このことによる大きな利点の一
つは、Ａｌゲート電極上にｐｏｌｙ−Ｓｉ薄膜を直接形
成できるようになることである。これは従来のａ−Ｓｉ
ＴＦＴの製造プロセスを殆ど変更する必要がないことを
意味し、製造プロセス上の適合性が高い。ゲート電極を
Ａｌにすることによりゲート配線を低抵抗化できるので
、３０インチ以上の画面をもつ大型ディスプレイを実現
できる。しかもチャネル部にｐｏｌｙ−Ｓｉを使えるの
で画素の開口率を増大させることができる。また低コス
トの低融点ガラス基板を用いることができ、液晶ディス
プレイ等の大型デバイスの低価格化に大きな効果を有す
る。
、１５０〜４００℃という低温でｐｏｌｙ−Ｓｉ薄膜を
形成することができる。このことによる大きな利点の一
つは、Ａｌゲート電極上にｐｏｌｙ−Ｓｉ薄膜を直接形
成できるようになることである。これは従来のａ−Ｓｉ
ＴＦＴの製造プロセスを殆ど変更する必要がないことを
意味し、製造プロセス上の適合性が高い。ゲート電極を
Ａｌにすることによりゲート配線を低抵抗化できるので
、３０インチ以上の画面をもつ大型ディスプレイを実現
できる。しかもチャネル部にｐｏｌｙ−Ｓｉを使えるの
で画素の開口率を増大させることができる。また低コス
トの低融点ガラス基板を用いることができ、液晶ディス
プレイ等の大型デバイスの低価格化に大きな効果を有す
る。
【００１８】ｐｏｌｙ−Ｓｉの結晶方位が｛１１０｝方
位に優先配向している膜でＴＦＴを作成すると、ＴＦＴ
の電界効果易動度を大きくすることができる。このため
液晶パネルや密着型イメージセンサの駆動回路を基板上
に内蔵することができるようになり、デバイスの低コス
ト化に大きな効果を有する。
位に優先配向している膜でＴＦＴを作成すると、ＴＦＴ
の電界効果易動度を大きくすることができる。このため
液晶パネルや密着型イメージセンサの駆動回路を基板上
に内蔵することができるようになり、デバイスの低コス
ト化に大きな効果を有する。
【００１９】以上のように、本発明は大型・高精細液晶
ディスプレイや、 密着型イメージセンサをはじめ、
３次元ＳＯＩ素子等の半導体素子全般への応用に効果が
大きい。
ディスプレイや、 密着型イメージセンサをはじめ、
３次元ＳＯＩ素子等の半導体素子全般への応用に効果が
大きい。
【図１】 本発明の薄膜トランジスタの製造工程図。
１００……基板
１０１……ゲート電極
１０２……Ａｌ２Ｏ３膜
１０３……ゲート絶縁膜
１０４……チャネルｐｏｌｙ−Ｓｉ
１０５……ｎ＋ｐｏｌｙ−Ｓｉ
１０６……ソース電極
１０７……ドレイン電極
Claims (3)
- 【請求項１】 基板上に形成した薄膜トランジスタに
おいて、ゲート電極にＡｌ、Ｔａ、Ｍｏ、Ｔａ／Ｍｏ合
金、Ｃｕ、またはＡｌ合金等の金属材料を用い、チャネ
ル領域に多結晶シリコンを用いたことを特徴とする薄膜
トランジスタ。 - 【請求項２】 基板上に、金属電極、多結晶シリコン
がこの順序で積層されていることを特徴とする薄膜トラ
ンジスタ。 - 【請求項３】 前記多結晶シリコンはプラズマ化学気
相成長法で成膜することを特徴とする請求項１記載の薄
膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085253A JPH04318974A (ja) | 1991-04-17 | 1991-04-17 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085253A JPH04318974A (ja) | 1991-04-17 | 1991-04-17 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318974A true JPH04318974A (ja) | 1992-11-10 |
Family
ID=13853413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3085253A Pending JPH04318974A (ja) | 1991-04-17 | 1991-04-17 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471770B1 (ko) * | 1996-12-23 | 2005-06-17 | 삼성전자주식회사 | 액정표시장치 |
-
1991
- 1991-04-17 JP JP3085253A patent/JPH04318974A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471770B1 (ko) * | 1996-12-23 | 2005-06-17 | 삼성전자주식회사 | 액정표시장치 |
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