JPH04319718A - Ｌｓｉ設定システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はＬＳＩ設定システムに関し、特に
ディジタル信号処理装置に一般に使用されるＬＳＩ設定
システムに関する。

【０００２】

【従来技術】一般に、ディジタル信号処理回路を実現す
る場合、多くの機能を集積した大規模集積回路（以下Ｌ
ＳＩという）として実現するのが一般的である。ＬＳＩ
は多くの機能を集積するため、しばしば外部からの信号
によりその機能を設定あるいは切替える必要が生じる。 この設定はそのうち、機能の立上げ時に固定的に設定す
れば良いものが多い。

【０００３】これらの設定を行うため、従来は図９に示
されているように、必要な設定の種類だけ各ＬＳＩの外
部に設定信号４１を引出しておき、これらを論理“１”
あるいは論理“０”に接続することによってＬＳＩの機
能を設定することが行われていた。

【０００４】この方式は、ＬＳＩの規模が大きくなるに
つれて設定信号４１の本数が増大し、ＬＳＩの端子数が
不足するため、それに代るものとして図７に示されてい
るようなＬＳＩ設定回路１８が用いられていた。

【０００５】図７に示されているＬＳＩ設定回路１８の
動作について図４のタイムチャートを参照して説明する
。データ信号３３の本数ｎは一度に設定できる設定信号
４１の本数であり、通常は８本程度である。そして、設
定信号４１はｎ本毎にグループ分けされ、アドレス信号
３２はそのグループを指定する信号である。アドレス信
号３２の本数ｍは、設定信号４１のグループ全てを指定
し、さらに後述するＬＳＩどうしを区別するのに十分な
本数であり、通常十数本である。

【０００６】設定信号４１によりＬＳＩ内の回路を設定
する場合は、まずＬＳＩ内の回路のグループを指定する
アドレス信号３２と、そのグループの設定信号４１に設
定すべき論理に対応するデータ信号３３とを設定し、書
込み信号３１としてパルス信号を入力すると、設定信号
４１の対応する箇所に出力される。なお、図４では書込
み信号３１の立上りで出力されるタイムチャートとなっ
ている。全ての設定信号４１により設定を行う場合は、
この操作を繰返す。このようにすることにより、設定信
号４１が仮に数千本単位であっても限られたＬＳＩ端子
内で設定を行うことができる。

【０００７】また、複数のＬＳＩに対して設定を行う場
合には、図８に示すように書込み信号３１、アドレス信
号３２、データ信号３３についてＬＳＩ同士を並列に接
続する。そして、アドレス信号３２で各ＬＳＩへの設定
信号４１のグループを全て区別できるようにすれば、同
様の動作で全てのＬＳＩに対し設定を行うことができる
。

【０００８】上述のように、図７及び図８に示されてい
る従来の設定方式では、少ない信号本数で多くの設定を
行うことができる。ところが、信号の方式が複雑になっ
ているため、図９に示されている方式のように論理を固
定的に設定しておくことができない。そのため、図７の
書込み信号３１、アドレス信号３２、データ信号３３は
、マイクロプロセッサやメモリ等からなるプロセッサ回
路のバス信号の動作と同様なので、通常この方式をとる
場合はこれらのプロセッサ回路をおき、そこからの制御
により各ＬＳＩの初期設定を行う。

【０００９】ところで、このプロセッサを用いる方式に
よる場合、プロセッサが他の目的のためにすでにシステ
ム内に存在すれば問題はない。しかし、システム内に存
在しないときは、ＬＳＩの初期設定は電源投入後１回行
うだけで良いのにもかかわらず、複雑で高価なプロセッ
サを初期設定専用に設ける必要があるという欠点があっ
た。したがって、より容易に実現できるＬＳＩ設定シス
テムが期待されていた。

【００１０】

【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は専用プロセッサ
を必要とせずにＬＳＩの初期設定を容易に行うことがで
きるＬＳＩ設定システムを提供することである。

【００１１】

【発明の構成】本発明によるＬＳＩ設定システムは、Ｌ
ＳＩの設定を行うシステムであって、前記ＬＳＩに設定
すべき全データを保持するメモリと、読出し指令に応答
して前記メモリからデータを読出す読出し制御部と、こ
の読出されたデータを対応ＬＳＩ内の回路に設定する設
定部とを有することを特徴とする。

【００１２】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１３】図１は本発明によるＬＳＩ設定システムの
一実施例の主要部の構成を示すブロック図であり、図７
，図８と同等部分は同一符号により示されている。

【００１４】図１において、ＬＳＩ設定回路１２は図７
中のＬＳＩ設定回路１８と同じであり、タイミング発生
回路１１及びバッファ１３が本実施例で追加した部分で
ある。

【００１５】タイミング発生回路１１はクロック信号２
１、前段からの制御信号２２を入力とし、その状態によ
り次段への制御信号２３、書込み信号２４、アドレス信
号２５及びバッファ制御信号２６を出力する。書込み信
号２４、アドレス信号２５はバッファ制御信号２６で制
御されるバッファ１３を通して、夫々書込み信号３１、
アドレス信号３２となる。次に、図２のフローチャート
を用いて図１の動作を説明する。

【００１６】図において、まず前段からの制御信号２２
が論理“０”の場合、バッファ制御信号２６は論理“０
”となり、その結果バッファ１３は出力ハイインピーダ
ンスに制御され、書込み信号３１、アドレス信号３２は
ハイインピーダンスとなる。これは、外部から信号が入
力されない場合であり、図２の■に示されている。 前段からの制御信号２２が論理“０”から論理“１”に
変化した場合、まずバッファ制御信号２６が論理“０”
から論理“１”となり、次にアドレス信号２５は予め決
められた値（図２中ではＫ）となり、書込み信号２４と
してパルス（図２中では論理“０”のパルス）が出力さ
れる（図２の■）。なお、クロック信号２１はこれらの
信号を作成するために使用される。

【００１７】ところで、アドレス信号２５の値は１ずつ
加算され、必要な数（図２中ではＮ）だけ繰返される（
図２の■）。繰返しが終了したらバッファ制御信号２６
を論理“１”から論理“０”とし、次段への制御信号２
３を論理“０”から論理“１”にして、動作を終了する
（図２の■）。

【００１８】書込み信号２４とアドレス信号２５とが出
力されている区間はバッファ制御信号２６が論理“１”
なので、これらの信号はそのまま書込み信号３１及びア
ドレス信号３２として出力される。一連の動作が終了す
れば書込み信号３１及びアドレス信号３２は夫々ハイイ
ンピーダンスに戻る。

【００１９】つまり、この図１に示されている回路をＬ
ＳＩ内に設ければ、プロセッサなしでＬＳＩ内の回路の
初期設定を容易に行うことができるのである。

【００２０】次に、図１の回路を使用してＬＳＩ設定シ
ステムを構成した例を図５に示す。図５では、図１の回
路に相当する部分は設定回路１４で示されている。

【００２１】図５は、従来の欠点を解決するための全体
の構成例である。ＬＳＩ１５の制御信号２２として、リ
セット信号３４が入力されている。また、従来必要であ
った外部回路（例えばプロセッサ回路）の代りに読出し
専用メモリ（以下、ＲＯＭと略す）１７が接続される。 なお、リセット信号３４は電源投入時論理“０”であり
、その後論理“１”になる。

【００２２】かかる構成とされた回路の動作について図
６のタイムチャートを用いて説明する。電源投入後、リ
セット信号３４が論理“１”になると、ＬＳＩ１５内の
設定回路１４が図１の動作説明（図２）で説明した通り
に動作する。この場合、ＬＳＩ外部への書込み信号３１
、アドレス信号３２としてはＬＳＩ１５内の設定回路１
４の中にあるタイミング発生回路１１の出力が送出され
る。これら信号３１及び３２はＲＯＭ１７に入力され、
そのアドレス信号３１に対応したデータ信号３３がＲＯ
Ｍ１７から読出される。そして、ＬＳＩ１５内の設定回
路１４に入力され、ＬＳＩ１５内の回路への設定信号４
１となる（図６■）。なお、図中の斜線部分は、ハイイ
ンピーダンスの期間を示す。

【００２３】ＬＳＩ１５内の設定回路１４の動作が終了
すると次段への制御信号２３、すなわち制御信号３５が
論理“０”から論理“１”となり、ＬＳＩ１６へ入力さ
れる。これによりＬＳＩ１６内の設定回路１４が同様の
動作を行う（図６■）。この場合、ＬＳＩ外部への書込
み信号３１、アドレス信号３２としてはＬＳＩ１６内の
設定回路１４の中にあるタイミング発生回路１１の出力
が送出される。

【００２４】以下同様に、順次全てのＬＳＩの初期設定
が行われる。つまり、ＲＯＭ１７の読出し指令たる制御
信号２３が、次に設定すべきＬＳＩに伝達されるのであ
る。

【００２５】なお、タイミング発生回路１１は、カウン
タ回路を用いて構成、そのカウント出力をアドレス信号
３２とすれば良い。

【００２６】ところで、図１の回路を使用して図７の従
来の回路と同様な動作を行うように構成することも可能
である。

【００２７】一方、図３は、図７の従来の回路と同様な
動作を行うための構成例である。書込み信号３１、アド
レス信号３２、データ信号３３は図７と同様に各ＬＳＩ
間で並列に接続する。ＬＳＩ１５の制御信号２３はＬＳ
Ｉ１６への制御信号２２として入力し、以下同様に直列
に接続する。ＬＳＩ１５の制御信号２２は論理“０”に
接続する。

【００２８】ＬＳＩ１５内のＬＳＩ設定回路１４は、制
御信号２２が論理“０”のため、図１のバッファ１３は
ハイインピーダンスのままであり、制御信号２３も論理
“０”のままである。そのため、ＬＳＩ１６以降のＬＳ
Ｉも全て同様の状態となる。このため、図１のＬＳＩ設
定回路は図７のＬＳＩ設定回路と全く同様となり、図３
の動作も図８と同様に、図４に示されている動作となる
。

【００２９】つまり、本発明によれば、各ＬＳＩに入力
する設定に必要な信号は設定信号４１の本数が多くとも
ほぼ一定であり、ＬＳＩの端子数を削除できる。また、
従来は、端子数を削減するためには外部の制御方式が複
雑になる欠点があったが、本発明は複数のＬＳＩに対し
ＲＯＭを１個追加するだけですむように読出し回路を各
ＬＳＩに分散配置し、自動的に読出しを行うことに特徴
がある。また、複数のＬＳＩに順次設定できる他、従来
の方式と互換性をもって使用することも容易にできる。

【００３０】

【発明の効果】以上説明したように本発明は、ＬＳＩ内
の回路に設定すべきデータを保持するメモリを設け、各
ＬＳＩ側からデータを読出して設定することにより、専
用プロセッサを必要とせずに少ない端子数でＬＳＩ内の
回路を設定できるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例によるＬＳＩ設定システムの主
要部の構成を示すブロック図である。

【図２】図１の動作を示すタイムチャートである。

【図３】図１の回路により従来の機能を実現する場合の
構成を示すブロック図である。

【図４】図３及び図７の動作を示すタイムチャートであ
る。

【図５】図１の回路を用いたＬＳＩ設定システムの全体
構成図である。

【図６】図５の動作を示すタイムチャートである。

【図７】従来のＬＳＩ設定システムの主要部の構成を示
すブロック図である。

【図８】図７の回路を用いた従来のＬＳＩ設定システム
の全体構成図である。

【図９】一般的なＬＳＩの概略構成図である。

【符号の説明】

１１　　タイミング発生回路 １２　　ＬＳＩ設定回路 １７　　ＲＯＭ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　ＬＳＩの設定を行うシステムであって
   、前記ＬＳＩに設定すべき全データを保持するメモリと
   、読出し指令に応答して前記メモリからデータを読出す
   読出し制御部と、この読出されたデータを対応ＬＳＩ内
   の回路に設定する設定部とを有することを特徴とするＬ
   ＳＩ設定システム。
2. 【請求項２】　　複数のＬＳＩの設定を行うシステムで
   あって、前記複数のＬＳＩに設定すべき全データを保持
   するメモリと、前記複数のＬＳＩ内に夫々設けられ次に
   データを設定すべきＬＳＩへ読出し指令を順次伝達する
   伝達制御部と、前記読出し指令に応答して前記メモリか
   らデータを読出す読出し制御部と、前記ＬＳＩ内に夫々
   設けられこの読出されたデータを対応ＬＳＩ内の回路に
   設定する設定部とを有することを特徴とするＬＳＩ設定
   システム。