JPH02189794A - メモリｉｃ - Google Patents
メモリｉｃInfo
- Publication number
- JPH02189794A JPH02189794A JP1010604A JP1060489A JPH02189794A JP H02189794 A JPH02189794 A JP H02189794A JP 1010604 A JP1010604 A JP 1010604A JP 1060489 A JP1060489 A JP 1060489A JP H02189794 A JPH02189794 A JP H02189794A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- read
- memory element
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリＩＣに関する。
従来のメモリＩＣの内部ブロック図を第３図に、コンピ
ュータによるメモリ読み書きの動作において、アドレス
の出力がデータの読み書きに先行する機能（以下アドレ
ス先出し方式と称す）におけるメモリ読み出しの一般的
なタイミング図を第４図に、従来のメモリＩＣとアドレ
ス先出し方式のコンピュータとを用いたコンピュータ・
システムの１構成例を第５図に示す。
ュータによるメモリ読み書きの動作において、アドレス
の出力がデータの読み書きに先行する機能（以下アドレ
ス先出し方式と称す）におけるメモリ読み出しの一般的
なタイミング図を第４図に、従来のメモリＩＣとアドレ
ス先出し方式のコンピュータとを用いたコンピュータ・
システムの１構成例を第５図に示す。
第３図において３０１は従来のメモリＩＣのアドレス入
力端子群、３０２はデータの記憶を行うメモリ素子ブロ
ック、３０３はメモリ素子ブロック３０２に対する読み
書きの制御を行う読み書き制御端子、３０４はデータの
入出力を行うデータ入出力端子群を示す。
力端子群、３０２はデータの記憶を行うメモリ素子ブロ
ック、３０３はメモリ素子ブロック３０２に対する読み
書きの制御を行う読み書き制御端子、３０４はデータの
入出力を行うデータ入出力端子群を示す。
第３図に示した従来のメモリＩＣに対してデータの書き
込みを行う場合、アドレス入力端子群３０１にアドレス
信号を与え、書き込むデータをデータ入出力端子群３０
４に与えた後、読み書き制御端子３０３の制御を行い、
データの読み出しを行う場合はアドレス入力端子群３０
１にアドレス信号を与え、読み書き制御端子３０３の制
御を行いデータの読み出しを行っていた。この際、アド
レス入力端子群３０１に入力されたアドレス信号は読み
書きが終了するまで安定させておく必要があった。
込みを行う場合、アドレス入力端子群３０１にアドレス
信号を与え、書き込むデータをデータ入出力端子群３０
４に与えた後、読み書き制御端子３０３の制御を行い、
データの読み出しを行う場合はアドレス入力端子群３０
１にアドレス信号を与え、読み書き制御端子３０３の制
御を行いデータの読み出しを行っていた。この際、アド
レス入力端子群３０１に入力されたアドレス信号は読み
書きが終了するまで安定させておく必要があった。
次に従来のメモリＩＣとアドレス先出し方式のコンピュ
ータを用いたコンピュータ・システムの一構成例を第４
図および第５図を用いて説明する。
ータを用いたコンピュータ・システムの一構成例を第４
図および第５図を用いて説明する。
４０１．４０２はアドレス先出し方式でのメモリの読み
込み動作、４０３，４０４，４０５はその際のアドレス
の出力を４０６，４０７は各読み込み動作において読み
込むデータを示す。
込み動作、４０３，４０４，４０５はその際のアドレス
の出力を４０６，４０７は各読み込み動作において読み
込むデータを示す。
５０１はアドレス先出し方式のコンピュータ、５０２．
５０４はアドレス・ラッチ、５０３゜５０５は従来のメ
モリＩＣ１５０６はアドレス・ラッチ制御回路、５０９
，５１０はアドレス・ラッチ制御信号、５０７は読み書
き制御回路、５１１．５１２は読み書き制御信号、５０
８はアドレス・バス、５１３はデータ・バス、５１４は
コンピュータより出力される制御信号を示す。
５０４はアドレス・ラッチ、５０３゜５０５は従来のメ
モリＩＣ１５０６はアドレス・ラッチ制御回路、５０９
，５１０はアドレス・ラッチ制御信号、５０７は読み書
き制御回路、５１１．５１２は読み書き制御信号、５０
８はアドレス・バス、５１３はデータ・バス、５１４は
コンピュータより出力される制御信号を示す。
４０１の読み込み動作においてアドレス先出し方式のコ
ンピュータ５０１より出力されたアドレス１（４０３）
は、アドレス・ラッチ制御回路５０６からのアドレス・
ラッチ制御信号５０９によりアドレス・ラッチ５０２に
ラッチされる。さらにアドレス・ラッチ５０２にラッチ
されたアドレスが従来のメモリＩＣ５０３に与えられ、
読み書き制御回路５０７より読み書き制御信号５１１が
出力される。これによりメモリＩＣ５０３は一定時間の
後データ１（４０６）の出力される。しかし、コンピュ
ータ５０１はこのデータ１（４０６）が出力されのを待
たずに次のアドレス２（４０４）を出力する。このアド
レスは前述した手順と同じようにアドレス・ラッチ制御
信号５１０によりアドレス・ラッチ５０４にラッチされ
、従来のメモリＩＣ５０５にアドレス信号を与える。但
しこの場合読み書き制御信号５１２はまだ出力されない
。
ンピュータ５０１より出力されたアドレス１（４０３）
は、アドレス・ラッチ制御回路５０６からのアドレス・
ラッチ制御信号５０９によりアドレス・ラッチ５０２に
ラッチされる。さらにアドレス・ラッチ５０２にラッチ
されたアドレスが従来のメモリＩＣ５０３に与えられ、
読み書き制御回路５０７より読み書き制御信号５１１が
出力される。これによりメモリＩＣ５０３は一定時間の
後データ１（４０６）の出力される。しかし、コンピュ
ータ５０１はこのデータ１（４０６）が出力されのを待
たずに次のアドレス２（４０４）を出力する。このアド
レスは前述した手順と同じようにアドレス・ラッチ制御
信号５１０によりアドレス・ラッチ５０４にラッチされ
、従来のメモリＩＣ５０５にアドレス信号を与える。但
しこの場合読み書き制御信号５１２はまだ出力されない
。
コンピュータ５０１はアドレス２（４０４）を出力した
のち、データ１（４０６）が準備できていれば読み込み
を行い、さらに次のアドレス４０５を出力する。このと
き読み書き制御信号５１２が出力されメモリＩＣ５０５
はデータ２（４０７）の出力が可能となる。この場合、
メモリＩＣ５０５はアドレス・ラッチ５０４によりすで
にアドレス信号が与えられているため、前述のデータ１
が出力されるのに要した時間より短い時間でデータ２（
４０７）が出力さｈる。
のち、データ１（４０６）が準備できていれば読み込み
を行い、さらに次のアドレス４０５を出力する。このと
き読み書き制御信号５１２が出力されメモリＩＣ５０５
はデータ２（４０７）の出力が可能となる。この場合、
メモリＩＣ５０５はアドレス・ラッチ５０４によりすで
にアドレス信号が与えられているため、前述のデータ１
が出力されるのに要した時間より短い時間でデータ２（
４０７）が出力さｈる。
上述した従来のメモリ部とのアドレス先出し方式のコン
ピュータを用いてコンピュータ・システムを構成する場
合、アドレスをラッチのためのＩＣが必要となり、メモ
リ部を構成するに際し部品点数が多くなるという問題が
あった。
ピュータを用いてコンピュータ・システムを構成する場
合、アドレスをラッチのためのＩＣが必要となり、メモ
リ部を構成するに際し部品点数が多くなるという問題が
あった。
本発明のメモリＩＣは、メモリＩＣ内にメモリ素子ブロ
ックを複数有し、該メモリ素子ブロックに対し該メモリ
素子ブロック個々に与えるアドレスに対しアドレス・ラ
ッチを有し、また、該メモリＩＣの外部に該アドレス・
ラッチを制御するための端子を有している。
ックを複数有し、該メモリ素子ブロックに対し該メモリ
素子ブロック個々に与えるアドレスに対しアドレス・ラ
ッチを有し、また、該メモリＩＣの外部に該アドレス・
ラッチを制御するための端子を有している。
次に、本発明について図面を参照して説明する。
本発明の１実施例の内部ブロック図を第１図に、本発明
のメモリＩＣのアドレス先出し方式のコンピュータを用
いてコンピュータ・システムを構成した場合の１構成例
を第２図に示す。
のメモリＩＣのアドレス先出し方式のコンピュータを用
いてコンピュータ・システムを構成した場合の１構成例
を第２図に示す。
第１図は本発明の１実施例における内部ブロック図であ
り、１０１は本発明のメモリＩＣのアドレス入力端子群
、１０２および１０６はアドレス・ラッチ、１０３およ
び１０７はメモリ素子ブロック、１０４および１０８は
アドレス・ラッチ制御端子、１０５および１０９はアク
セス制御端子、１１０はデータ入出力端子群、１１１は
本発明のメモリＩＣを示す。
り、１０１は本発明のメモリＩＣのアドレス入力端子群
、１０２および１０６はアドレス・ラッチ、１０３およ
び１０７はメモリ素子ブロック、１０４および１０８は
アドレス・ラッチ制御端子、１０５および１０９はアク
セス制御端子、１１０はデータ入出力端子群、１１１は
本発明のメモリＩＣを示す。
アドレス入力端子１０１に入力されたアドレス信号は、
アドレス・ラッチ１０２おび１０６に入力される。アド
レス・ラッチ１０２おび１０６のラッチ制御はアドレス
・ラッチ制御端子１０４または１０８に入力される信号
により各々独立して行われる。アドレス・ラッチ１０２
または１０６にラッチされたアドレス信号は各々のアド
レス・ラッチに接続されたメモリ素子ブロック１０３ま
たは１０７に入力される。メモリ素子ブロック１０３ま
たは１０７に対する読み書きの制御も、読み書き制御端
子１０５または１０９により各々独立に可能である、 次に第１図、第２図および第４図を用いて、本発明のメ
モリＩＣのアドレス先出し方式のコンピュータとを用い
てコンピュータ・システムを構成した場合の実施例を説
明する。
アドレス・ラッチ１０２おび１０６に入力される。アド
レス・ラッチ１０２おび１０６のラッチ制御はアドレス
・ラッチ制御端子１０４または１０８に入力される信号
により各々独立して行われる。アドレス・ラッチ１０２
または１０６にラッチされたアドレス信号は各々のアド
レス・ラッチに接続されたメモリ素子ブロック１０３ま
たは１０７に入力される。メモリ素子ブロック１０３ま
たは１０７に対する読み書きの制御も、読み書き制御端
子１０５または１０９により各々独立に可能である、 次に第１図、第２図および第４図を用いて、本発明のメ
モリＩＣのアドレス先出し方式のコンピュータとを用い
てコンピュータ・システムを構成した場合の実施例を説
明する。
２０１はアドレス先出し方式のコンピュータ、２０２は
アドレス・ラッチ制御回路、２０３はアクセス制御回路
、２０４はアドレス・バス、２０５および２０６はアド
レス・ラッチ制御信号、２０７および２０８は読み書き
制御信号、２０９はデータ・バス、２１０はアドレス先
出し方式のコンピュータより出力される制御信号を示す
。
アドレス・ラッチ制御回路、２０３はアクセス制御回路
、２０４はアドレス・バス、２０５および２０６はアド
レス・ラッチ制御信号、２０７および２０８は読み書き
制御信号、２０９はデータ・バス、２１０はアドレス先
出し方式のコンピュータより出力される制御信号を示す
。
４０１のメモリ読み込み動作においてアドレス１（４０
３）が出力されアドレス・ラッチ制御回路２０２からの
アドレス・ラッチ制御停号２０５によりアドレス・ラッ
チ１０２にラッチされる。
３）が出力されアドレス・ラッチ制御回路２０２からの
アドレス・ラッチ制御停号２０５によりアドレス・ラッ
チ１０２にラッチされる。
さらにアドレス・ラッチ１０２にラッチされたアドレス
がメモリ素子ブロック１０３に与えられ、読み書き制御
回路２０３より読み書き制御信号２０７が出力される。
がメモリ素子ブロック１０３に与えられ、読み書き制御
回路２０３より読み書き制御信号２０７が出力される。
これによりメモリ素子ブロック１０３は一定時間の後デ
ータ１（４０６）を出力することが可能となる。コンピ
ュータ２０１はこのデータ１（４０６）が出力されるの
を待たずに次のアドレス２（４０４）を出力する。この
アドレスは前述した手順と同じようにアドレス・ラッチ
制御信号２０６によりアドレス・ラッチ１０６にラッチ
されメモリ素子ブロック１０′７にアドレス信号を与え
る。但しこの場合よみ書き制御信号２０８はまだ出力さ
れない。
ータ１（４０６）を出力することが可能となる。コンピ
ュータ２０１はこのデータ１（４０６）が出力されるの
を待たずに次のアドレス２（４０４）を出力する。この
アドレスは前述した手順と同じようにアドレス・ラッチ
制御信号２０６によりアドレス・ラッチ１０６にラッチ
されメモリ素子ブロック１０′７にアドレス信号を与え
る。但しこの場合よみ書き制御信号２０８はまだ出力さ
れない。
コンピュータ２０１はアドレス２（４０４）を出力した
のち、データ１（４０６）が準備できていれば読み込み
を行い、さらに次のアドレス４０５を出力する。このと
き読み書き制御信号２０８が出力されメモリ素子ブロッ
ク１０７はデータ２（４０７）の出力が可能となる。こ
の場合、メモリ素子ブロック１０７はアドレス・ラッチ
１０６によりすでにアドレス信号が与えられているため
、前述のデータ１が出力されるのに要した時間より短い
時間でデータ２（４０７）を出力することが可能である
。
のち、データ１（４０６）が準備できていれば読み込み
を行い、さらに次のアドレス４０５を出力する。このと
き読み書き制御信号２０８が出力されメモリ素子ブロッ
ク１０７はデータ２（４０７）の出力が可能となる。こ
の場合、メモリ素子ブロック１０７はアドレス・ラッチ
１０６によりすでにアドレス信号が与えられているため
、前述のデータ１が出力されるのに要した時間より短い
時間でデータ２（４０７）を出力することが可能である
。
以上説明したように、メモリＩＣ内において、メモリ素
子ブロックを複数有し、該メモリ素子ブロック名々に与
えるアドレスに対しアドレス・ラッチを有し、また、該
メモリＩＣの外部に該アドレス・ラッチを制御するため
の端子を有することにより少ない部品点数で、アドレス
先出し方式のコンピュータを用いてコンピュータ・シス
テムを構成することができる効果がある。
子ブロックを複数有し、該メモリ素子ブロック名々に与
えるアドレスに対しアドレス・ラッチを有し、また、該
メモリＩＣの外部に該アドレス・ラッチを制御するため
の端子を有することにより少ない部品点数で、アドレス
先出し方式のコンピュータを用いてコンピュータ・シス
テムを構成することができる効果がある。
【図面の簡単な説明】
第１図は本発明の内部ブロック図、
１０１・・・・・・アドレス入力端子群、１０２，１０
６・・・・・・アドレス・ラッチ、１０３，１０７・・
・・・・メモリ素子ブロック、１０４，１０８・・・・
・・アドレス・ラッチ制御端子、１０５，１０９・・・
・・・読み書き制御端子、１１０・・・・・・データ入
出力端子群、１１１・・・・・・本発明のメモリＩＣ。 第２図は本発明のメモリＩＣを用いたコンピュータ・シ
ステム構成側図、 ２０１・・・・・・アドレス先出し方式フンピユータ、
２０２・・・・・・アドレス・ラッチ制御回路、２０３
・・・・・・読み書き制御回路、２０４・・・・・・ア
ドレス・バス、２０５．２０６・・・・・・アドレス・
ラッチ制御信号、２０７．２０８・・・・・・読み書き
制御信号、２０９・・・・・・データ・バス、２１０・
・・・・・制御信号。 第３図は従来のメモリＩＣの内部ブロック図、３０１・
・・・・・アドレス入力端子群、３０２・・・・・・メ
モリ素子ブロック、３０３・・・・・・読み書き制御端
子、３０４・・・・・・データ入出力端子群。 第４図はアドレス先出し方式のメモリ読み込みタイミン
グ図、 ４０１．４０２・・・・・・メモリ読み込み動作、４０
３゜４０４．４０５・・・・・・アドレス出力、４０６
，４０７・・・・・・データ。 第５図は従来のメモリＩＣを用いたコンピュータ・シス
テムの構成側図である。 ５０１・・・・・・アドレス先出し方式コンピュータ、
５０２．５０４・・・・・・アドレス・ラッチ、５０３
゜５０５・・・・・・従来のメモリＩＣ，５０６・・・
・・・アドレス・ラッチ制御回路、５０９，５１０・・
・・・・アドレス・ラッチ信号、５０７・・・・・・読
み書き制御回路、５１１．５１２・・・・・・読み書き
制御信号、５０８・・・・・・アドレス・バス、５１３
・・・・・・データ・バス、５１４・・・・・・制御信
号。 代理人 弁理士 内 原 背 筋 ？ 図 う ３の
６・・・・・・アドレス・ラッチ、１０３，１０７・・
・・・・メモリ素子ブロック、１０４，１０８・・・・
・・アドレス・ラッチ制御端子、１０５，１０９・・・
・・・読み書き制御端子、１１０・・・・・・データ入
出力端子群、１１１・・・・・・本発明のメモリＩＣ。 第２図は本発明のメモリＩＣを用いたコンピュータ・シ
ステム構成側図、 ２０１・・・・・・アドレス先出し方式フンピユータ、
２０２・・・・・・アドレス・ラッチ制御回路、２０３
・・・・・・読み書き制御回路、２０４・・・・・・ア
ドレス・バス、２０５．２０６・・・・・・アドレス・
ラッチ制御信号、２０７．２０８・・・・・・読み書き
制御信号、２０９・・・・・・データ・バス、２１０・
・・・・・制御信号。 第３図は従来のメモリＩＣの内部ブロック図、３０１・
・・・・・アドレス入力端子群、３０２・・・・・・メ
モリ素子ブロック、３０３・・・・・・読み書き制御端
子、３０４・・・・・・データ入出力端子群。 第４図はアドレス先出し方式のメモリ読み込みタイミン
グ図、 ４０１．４０２・・・・・・メモリ読み込み動作、４０
３゜４０４．４０５・・・・・・アドレス出力、４０６
，４０７・・・・・・データ。 第５図は従来のメモリＩＣを用いたコンピュータ・シス
テムの構成側図である。 ５０１・・・・・・アドレス先出し方式コンピュータ、
５０２．５０４・・・・・・アドレス・ラッチ、５０３
゜５０５・・・・・・従来のメモリＩＣ，５０６・・・
・・・アドレス・ラッチ制御回路、５０９，５１０・・
・・・・アドレス・ラッチ信号、５０７・・・・・・読
み書き制御回路、５１１．５１２・・・・・・読み書き
制御信号、５０８・・・・・・アドレス・バス、５１３
・・・・・・データ・バス、５１４・・・・・・制御信
号。 代理人 弁理士 内 原 背 筋 ？ 図 う ３の
Claims (1)
- メモリ素子ブロックを複数有し、該メモリ素子ブロック
各々に与えるアドレスに対しアドレス・ラッチを有し、
外部に該アドレス・ラッチを制御するための端子を有す
ることを特徴とするメモリＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010604A JPH02189794A (ja) | 1989-01-18 | 1989-01-18 | メモリｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010604A JPH02189794A (ja) | 1989-01-18 | 1989-01-18 | メモリｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189794A true JPH02189794A (ja) | 1990-07-25 |
Family
ID=11754852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010604A Pending JPH02189794A (ja) | 1989-01-18 | 1989-01-18 | メモリｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189794A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963092A (ja) * | 1982-09-30 | 1984-04-10 | Fujitsu Ltd | メモリ回路 |
| JPS6271084A (ja) * | 1985-09-21 | 1987-04-01 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1989
- 1989-01-18 JP JP1010604A patent/JPH02189794A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963092A (ja) * | 1982-09-30 | 1984-04-10 | Fujitsu Ltd | メモリ回路 |
| JPS6271084A (ja) * | 1985-09-21 | 1987-04-01 | Mitsubishi Electric Corp | 半導体集積回路 |
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