JPH04322330A - マルチレートシグナルプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＣＭ信号の処理とデ
ィジタルオーディオ信号の処理などのように標本化間隔
の異なる信号の処理を並行して実行する信号処理用プロ
セッサに関する。

【０００２】

【従来の技術】従来、シグナルプロセッサなどにより複
数の標本化レートの処理を行なう方法としては、１）複
数のプログラム割込みを用いる方法２）プログラム制御
による方法 がある。 複数のプログラム割込みを用いる方法では標本化レート
の異なる処理毎に優先順位のついた割込み信号を割当て
、割込み信号によりそれぞれの標本化レートの処理を実
行する。各々の標本化レートが異なる為、一つのレート
の処理の実行中に異なる標本化レートの処理を起動する
割込みが入力されることがある。この場合は入力された
割込みの優先順位が高い場合は、現在実行中の処理を中
断して、割込み信号に対応する処理を実行し、処理が終
了したら割込み入力前の処理を再開する。また、優先順
位が低い場合は、現在実行中の処理が終了してから割込
み処理を開始する。このようにして標本化レートの異な
る処理を並行して実行することができる。

【０００３】一方、プログラム制御による方法では標本
化レートの異なる処理を１つのプログラム内で標本化レ
ートに応じて繰り返し実行することによりマルチレート
処理を実現するものである。例えば、２つの処理Ａ，Ｂ
の標本化レートの比が２対３の場合はＡを２回、Ｂを３
回繰り返すプログラムをＡの標本化レートの半分のレー
トで繰り返すことにより実現できる。

【０００４】

【発明が解決しようとする課題】しかしながら、複数の
プログラム割込みを用いる方法では、優先順位の高い割
込みによる処理の中断によるプロセッサの内部状態の退
避などのオーバーヘッドが大きく、時間的な制約の強い
実時間処理においては問題となる。とくに高速化の為に
パイプライン処理を採用しているプロセッサにおいては
割込みによりパイプラインを中断するため演算効率の大
幅な劣化を招くことになる。

【０００５】一方、プログラム制約による方式では異な
る２つの標本化レートの比をｍ：ｎとしたときｍおよび
ｎがそれぞれ整数で表せる場合に限られていた。また各
々整数で表せる場合でもｍとｎの最小公倍数が大きい場
合はプログラム、処理遅延、所用メモリ等が大きくなる
から実用上問題があった。本発明の目的は、異なる２つ
の標本化レートの比が簡単な整数の比で表すことができ
ない複数の処理が存在する場合でも効率よくプログラム
上で実現できるシグナルプロセッサを提供することにあ
る。

【０００６】

【課題を解決するための手段】本発明のマルチレートシ
グナルプロセッサは、標本化間隔を異にする２つの信号
についてそれぞれ処理をするマルチレートシグナルプロ
セッサにおいて、第１の標本化間隔で入力される第１の
割込み信号の入力端子と、第２の標本化間隔で入力され
る第２の割込み信号の入力端子と、該第２の割込み信号
を分周し分周割込み信号を生成する分周回路と、前記第
１の割込み信号の入力毎に値を０にリセットし該０にリ
セットされた時刻から前記分周割込み信号の入力時刻ま
での時間を測定し出力するタイマー回路と、前記分周割
込み信号の入力時刻における前記タイマー回路の出力と
予め与えられた値との大小を比較しその大小に応じた判
定信号を出力する判定回路と、該判定信号に応じて予め
蓄えられた２つのプログラムから１つを選択するプログ
ラム選択回路と、前記第１の割込み信号が入力された時
に第１の入力信号を蓄え、蓄えられた信号を第１の出力
信号として出力する第１の入出力回路と、前記第２の割
込み信号が入力された時に第２の入力信号を蓄え、蓄え
られた信号を第２の出力信号として出力する第２の入出
力回路と、前記第１の入出力回路または該第２の入出力
回路に蓄えられた前記信号を信号列として入力し、該信
号列について前記プログラム選択回路により選択された
プログラムを実行して出力信号列を生成し、該出力信号
列を前記第１の入出力回路または前記第２の入出力回路
に蓄えるプログラム実行部とを少なくとも備えることを
特徴とする。

【０００７】

【作用】本発明の原理を次に示す。実現しようとするシ
ステム内の第１の割込み信号の標本化間隔をＴ１、第１
の割込み信号に対する処理時間をＣ１とし、第２の割込
み信号の標本化間隔をＴ２、第２の割込み信号に対する
処理時間をＣ２とする。このとき ＭＴ２＝（Ｎ＋α）Ｔ１ となる整数Ｍ、Ｎおよび実数０＜α＜１が存在する。さ
らにＭ、Ｎを十分大きくとればαＴ１＞Ｃ１とすること
ができる。これは以下の様にして示される。任意の正の
有理数ｃに対して、有理数ｊ／ｋ（ｊ、ｋは整数）が存
在してｊ／ｋ−ｃ＜α＜ｊ／ｋが成立つ。このとき、　
　　　（ｋＮ＋ｊ＋ｋｃ）／ｋＭ＜Ｔ２／Ｔ１＜（ｋＮ
＋ｊ）／ｋＭが成立つ。そこで新たにＮ′＝ｋＮ＋ｊ−
１、Ｍ′＝ｋＭとおくと、 （Ｎ′＋１−ｋｃ）／Ｍ′＜Ｔ２／Ｔ１＜Ｎ′／Ｍ′と
なる。ここでＣ１＜１−ｋｃとなるようにｃをおけば、 　　（Ｎ′＋Ｃｌ）／Ｍ′＜（Ｎ′＋１−ｋｃ）／Ｍ′
＜（Ｎ′＋α′）／Ｍ′このとき整数Ｎ′、Ｍ′に対し
てＣ１＜α′＝１−ｋｃとなっている。

【０００８】そこで図１に示す２つのブログラム（ａ）
および（ｂ）を用意する。ここでプログラム（ａ）はプ
ログラム開始時からｋＴ１（０≦ｋ≦Ｎ）毎に処理時間
Ｃ１の第１の割込み信号に対する処理を計Ｎ＋１回実行
する。これはαＴ１＞Ｃ１より可能である。第２の割込
み信号に対する処理は空き時間に分割して行う。一方、
プログラム（ｂ）はプログラム開始時からｋＴ１（１≦
ｋ≦Ｎ）毎に処理時間Ｃ１の第１の割込み信号に対する
処理を計Ｎ回実行する。第２の割込み信号に対する処理
は空き時間に分割して行う。実行時にはプログラム開始
時刻即ち第２の割込み信号の分周信号の入力時における
直前の第１の割込み信号時から経過時間をβＴ１とする
とα＞βのときは直前の第１の割込み信号に対する処理
は未実行であるからプログラム（ａ）を選択して実行し
、α＜βのときは直前の第１の割込み信号に対する処理
は実行済であるからプログラム（ｂ）を選択して実行す
る。

【０００９】

【実施例】次に本発明の実施例を図面を参照しながら説
明する。図１は本発明の一実施例を示すブロック図であ
り、第１の割込み信号入力端子１、第２の割込み信号入
力端子２、分周回路３、タイマー回路４、判定回路５、
プログラム選択回路６、第一の入出力回路７、第一の信
号入力端子８、第一の信号出力端子９、第二の入出力回
路１０、第二の信号入力端子１１、第二の信号出力端子
１２、プログラム実行部１３から構成されている。

【００１０】分周回路３は第２の割込み信号１０２を予
め与えられた数で分周し、分周された割込み信号１０３
を出力する。たとえば分周回数をＭとすると、分周回路
３は第２の割込み信号１０２がＭ回入力されるごとに分
周された割込み信号１０３を１回出力する。タイマー回
路４は第１の割込み信号１０１により０リセットされ、
分周された割込み信号１０３の入力時において直前の第
１の割込み信号１０１の入力時からの経過時間を判定回
路５に出力する。判定回路５は分周された割込み信号１
０３が入力された時にタイマー回路４の出力と予め与え
られた値との大小を判定し、判定信号を出力する。プロ
グラム選択回路６は予め用意された２種類のプログラム
の一方を判定信号に応じて選択して出力する。第一の入
出力回路７は内部入力バッファおよび内部出力バッファ
を内蔵し、第一の割込み信号１０１が入力された時に第
１の信号入力端子８より第１の信号１０８を入力して内
部入力バッファに蓄え、内部出力バッファから信号を読
み出して第１の信号出力端子９から出力する。第二の入
出力回路１０も内部入力バッファおよび内部出力バッフ
ァを内蔵し、第１の割込み信号１０２が入力された時に
第２の信号入力端子１１より第２の信号１１１を入力し
て内部入力バッファに蓄え、内部出力バッファから信号
を読み出して第２の信号出力端子１２に出力する。プロ
グラム実行部１３はプログラム選択回路６で選択された
プログラムに従い、第一の入出力回路７および第二の入
出力回路１０の内部バッファから入力信号列を読み出し
、処理を行なった後、出力信号列を第一の入出力回路７
および第二の入出力回路１０の内部バッファに格納する
。

【００１１】本発明のマルチレートシグナルプロセッサ
においての第１の割込み信号１０１の標本化周期Ｔ１と
第２の割込み信号１０２の標本化周期Ｔ２の比をＲとし
、Ｒに対し、

【数１】 が成立つとする。このとき分周回路３において第２の割
込み信号１０２をＭ分周し、タイマー回路４においてＭ
分周された割込み信号１０３の入力時における第１の割
込み信号１０１の入力時からの経過時間を計る。この値
をβＴ１とする。そこでＭ分周された割込み信号１０３
が入力されたとき判定回路５においてタイマー回路４の
出力βＴ１とαＴ１との大小比較判定を行ない判定信号
を出力する。プログラム選択回路６では判定信号がαＴ
１＞βＴ１を示しているときは第２の入出力回路１０の
内部入力バッファにはすでに１サンプル入力されている
から第２の割込み処理に対応する処理をＭ回繰り返し、
第１の割込み処理に対応する処理をＮ＋１回繰り返すプ
ログラム図２の（ａ）を選択してプログラム実行部１３
で処理を行なう。一方判定信号がαＴ１＜βＴ１を示し
ているときは第２の入出力回路１０の内蔵バッファには
サンプル入力は存在しないから第２の割込み処理に対応
する処理をＭ回繰り返し、第１の割込み処理に対応する
処理をＮ回繰り返すプログラム図２の（ｂ）を選択して
プログラム実行部１３で処理を行なう。

【００１２】

【発明の効果】以上に説明したように、本発明に従えば
簡単な整数の比で表すことができない２つの異なる標本
化レートの処理が存在する場合でも効率よくプログラム
で実現することが可能になる。

【図面の簡単な説明】

【図１】本発明の１実施例を示す図。

【図２】２つの異なる標本化レートの処理を接続した例
を示す図である。

【符号の説明】

１　　　　第１の割込み信号入力端子 ２　　　　第２の割込み信号入力端子 ３　　　　分周回路 ４　　　　タイマー回路 ５　　　　判定回路 ６　　　　プログラム選択回路 ７　　　　第一の入出力回路 ８　　　　第一の信号入力端子 ９　　　　第一の信号出力端子 １０　　　　第二の入出力回路 １１　　　　第二の信号入力端子 １２　　　　第二の信号出力端子 １３　　　　プログラム実行部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　標本化間隔を異にする２つの信号につ
   いてそれぞれ処理をするマルチレートシグナルプロセッ
   サにおいて、第１の標本化間隔で入力される第１の割込
   み信号の入力端子と、第２の標本化間隔で入力される第
   ２の割込み信号の入力端子と、該第２の割込み信号を分
   周し分周割込み信号を生成する分周回路と、前記第１の
   割込み信号の入力毎に値を０にリセットし該０にリセッ
   トされた時刻から前記分周割込み信号の入力時刻までの
   時間を測定し出力するタイマー回路と、前記分周割込み
   信号の入力時刻における前記タイマー回路の出力と予め
   与えられた値との大小を比較しその大小に応じた判定信
   号を出力する判定回路と、該判定信号に応じて予め蓄え
   られた２つのプログラムから１つを選択するプログラム
   選択回路と、前記第１の割込み信号が入力された時に第
   １の入力信号を蓄え、蓄えられた信号を第１の出力信号
   として出力する第１の入出力回路と、前記第２の割込み
   信号が入力された時に第２の入力信号を蓄え、蓄えられ
   た信号を第２の出力信号として出力する第２の入出力回
   路と、前記第１の入出力回路または該第２の入出力回路
   に蓄えられた前記信号を信号列として入力し、該信号列
   について前記プログラム選択回路により選択されたプロ
   グラムを実行して出力信号列を生成し、該出力信号列を
   前記第１の入出力回路または前記第２の入出力回路に蓄
   えるプログラム実行部とを少なくとも備えることを特徴
   とするマルチレートシグナルプロセッサ。