JPH04323840A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
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- JPH04323840A JPH04323840A JP3092471A JP9247191A JPH04323840A JP H04323840 A JPH04323840 A JP H04323840A JP 3092471 A JP3092471 A JP 3092471A JP 9247191 A JP9247191 A JP 9247191A JP H04323840 A JPH04323840 A JP H04323840A
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- JP
- Japan
- Prior art keywords
- circuit board
- semiconductor element
- bump
- forming
- adhesive
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ワイヤレスボンディン
グ法による回路基板上への半導体素子（ＩＣチップ）の
実装方法に関するものである。
グ法による回路基板上への半導体素子（ＩＣチップ）の
実装方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば特開昭６２−２４４１４２号に記載されるものが
あった。図３は従来の半導体素子のＡｕバンプの形成工
程断面図である。まず、図３（ａ）に示すように、半導
体素子１上に、例えばＡｌから成る電極パッド２、及び
パッシベーション膜３を形成する。
例えば特開昭６２−２４４１４２号に記載されるものが
あった。図３は従来の半導体素子のＡｕバンプの形成工
程断面図である。まず、図３（ａ）に示すように、半導
体素子１上に、例えばＡｌから成る電極パッド２、及び
パッシベーション膜３を形成する。
【０００３】次に、この上に、図３（ｂ）に示すように
、例えば真空蒸着法等により、Ｔｉ−Ｐｔ，Ａｕ等を順
次積層し、拡散制御層４、バンプ接合層５を形成する。 次に、その上に、図３（ｃ）に示すように、液状フォト
レジスト６をスピナ等で塗布し、半導体素子１の配線に
おける電極パッド２の上部のみ、所望の大きさのバンプ
径をパターニング開孔する。
、例えば真空蒸着法等により、Ｔｉ−Ｐｔ，Ａｕ等を順
次積層し、拡散制御層４、バンプ接合層５を形成する。 次に、その上に、図３（ｃ）に示すように、液状フォト
レジスト６をスピナ等で塗布し、半導体素子１の配線に
おける電極パッド２の上部のみ、所望の大きさのバンプ
径をパターニング開孔する。
【０００４】次に、図３（ｄ）に示すように、このフォ
トレジスト６をめっきマスクとし、拡散制御層４、バン
プ接合層５を電解めっきの一方の陰極として開孔し、露
出したパッド上部のバンプ接合層５上のみ選択的にバン
プ７（ここではＡｕ）を析出させる。この後、図３（ｅ
）に示すように、フォトレジスト６を除去し、バンプ７
をマスクとしてパッド上部以外の拡散制御層４、バンプ
接合層５をエッチング除去する。なお、必要な場合には
拡散制御層４の接触抵抗の低減を目的として熱処理を行
なう。
トレジスト６をめっきマスクとし、拡散制御層４、バン
プ接合層５を電解めっきの一方の陰極として開孔し、露
出したパッド上部のバンプ接合層５上のみ選択的にバン
プ７（ここではＡｕ）を析出させる。この後、図３（ｅ
）に示すように、フォトレジスト６を除去し、バンプ７
をマスクとしてパッド上部以外の拡散制御層４、バンプ
接合層５をエッチング除去する。なお、必要な場合には
拡散制御層４の接触抵抗の低減を目的として熱処理を行
なう。
【０００５】このようにして形成されたバンプを有する
半導体素子を回路基板へ実装する工程について図４を用
いて説明する。まず、図４（ａ）に示すように、バンプ
７を有する半導体素子８を用意する。次に、図４（ｂ）
に示すように、バンプ７上に、例えばＡｇペースト９の
ような導電性接着樹脂を塗布する。
半導体素子を回路基板へ実装する工程について図４を用
いて説明する。まず、図４（ａ）に示すように、バンプ
７を有する半導体素子８を用意する。次に、図４（ｂ）
に示すように、バンプ７上に、例えばＡｇペースト９の
ような導電性接着樹脂を塗布する。
【０００６】次いで、図４（ｃ）に示すように、回路基
板１０上の回路基板電極１１の上にバンプ７がくるよう
に位置合わせをして、加圧しながら若干の熱をかけて、
Ａｇペースト９を硬化させる。このようにして、Ａｇペ
ースト９を介してバンプ７と回路基板電極１１は接続さ
れ、半導体素子の実装工程が完了する。
板１０上の回路基板電極１１の上にバンプ７がくるよう
に位置合わせをして、加圧しながら若干の熱をかけて、
Ａｇペースト９を硬化させる。このようにして、Ａｇペ
ースト９を介してバンプ７と回路基板電極１１は接続さ
れ、半導体素子の実装工程が完了する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
たようにバンプ上面がＡｇペースト９により半球状とな
るため、バンプ７と回路基板１０の回路基板電極１１を
接合するに際し、バンプ７と回路基板１０の回路基板電
極１１との接合面積のバラツキ、接合時のＡｇペースト
９の広がりによる接合不良発生の原因となっていた。ま
た、隣接するバンプと短絡する恐れがあるため、パッド
ピッチの縮小化の障害となっていた。
たようにバンプ上面がＡｇペースト９により半球状とな
るため、バンプ７と回路基板１０の回路基板電極１１を
接合するに際し、バンプ７と回路基板１０の回路基板電
極１１との接合面積のバラツキ、接合時のＡｇペースト
９の広がりによる接合不良発生の原因となっていた。ま
た、隣接するバンプと短絡する恐れがあるため、パッド
ピッチの縮小化の障害となっていた。
【０００８】本発明は、上記問題点を除去し、接合時の
接着剤の広がりによる接続不良の発生を防ぐとともに、
パッドピッチの縮小化を図り得る半導体素子の実装方法
を提供することを目的とする。
接着剤の広がりによる接続不良の発生を防ぐとともに、
パッドピッチの縮小化を図り得る半導体素子の実装方法
を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ワイヤレスボンディング法による回路基
板上への半導体素子の実装方法において、回路基板に回
路基板電極を形成する工程と、その上にフィルムを形成
する工程と、半導体素子にバンプを形成する工程と、バ
ンプ先端にフィルムを溶かす溶剤を混ぜた接着剤を塗布
し、半導体素子と回路基板を接続するようにしたもので
ある。
成するために、ワイヤレスボンディング法による回路基
板上への半導体素子の実装方法において、回路基板に回
路基板電極を形成する工程と、その上にフィルムを形成
する工程と、半導体素子にバンプを形成する工程と、バ
ンプ先端にフィルムを溶かす溶剤を混ぜた接着剤を塗布
し、半導体素子と回路基板を接続するようにしたもので
ある。
【００１０】また、回路基板に回路基板電極を形成する
工程と、その上に前記回路基板電極に対応する部位に導
電部を有するフィルムを形成する工程と、半導体素子に
バンプを形成する工程と、該バンプ先端に接着剤を塗布
する工程と、半導体素子と回路基板を接続する工程とを
施すようにしたものである。
工程と、その上に前記回路基板電極に対応する部位に導
電部を有するフィルムを形成する工程と、半導体素子に
バンプを形成する工程と、該バンプ先端に接着剤を塗布
する工程と、半導体素子と回路基板を接続する工程とを
施すようにしたものである。
【００１１】
【作用】本発明によれば、上記したように構成すること
により、回路基板は絶縁性フィルムで覆われ、半導体素
子のバンプと回路基板電極とは確実に接続を行なうこと
ができると共に、パッドピッチの縮小化を図ることがで
きる。また、半導体素子のバンプと回路基板電極との接
続部分の周囲は絶縁体の壁が形成されることにより、接
続部における接着剤の流れ出しを防止することができる
。
により、回路基板は絶縁性フィルムで覆われ、半導体素
子のバンプと回路基板電極とは確実に接続を行なうこと
ができると共に、パッドピッチの縮小化を図ることがで
きる。また、半導体素子のバンプと回路基板電極との接
続部分の周囲は絶縁体の壁が形成されることにより、接
続部における接着剤の流れ出しを防止することができる
。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示す半
導体素子の実装工程断面図である。まず、図１（ａ）に
示すように、回路基板２１上に回路基板電極２２を形成
する。形成方法としては、スパッタリング、蒸着、ＣＶ
Ｄ等の装置によって成膜を行い、ホトリソ工程により加
工を行なう。
ながら詳細に説明する。図１は本発明の実施例を示す半
導体素子の実装工程断面図である。まず、図１（ａ）に
示すように、回路基板２１上に回路基板電極２２を形成
する。形成方法としては、スパッタリング、蒸着、ＣＶ
Ｄ等の装置によって成膜を行い、ホトリソ工程により加
工を行なう。
【００１３】次いで、図１（ｂ）に示すように、例えば
、ビニールのような絶縁性フィルム２３を回路基板２１
全面に形成する。形成方法としはスパッタリング、蒸着
、ＣＶＤ等の装置により形成しても良いし、印刷法にて
形成しても良い。厚さは数千Å〜数十μｍである。次に
、図１（ｃ）に示すように、半導体素子２４に、例えば
、前記した従来の図３に示す方法により、バンプ２５を
形成する。このバンプの高さは、絶縁性フィルム２３の
高さよりより大きい。
、ビニールのような絶縁性フィルム２３を回路基板２１
全面に形成する。形成方法としはスパッタリング、蒸着
、ＣＶＤ等の装置により形成しても良いし、印刷法にて
形成しても良い。厚さは数千Å〜数十μｍである。次に
、図１（ｃ）に示すように、半導体素子２４に、例えば
、前記した従来の図３に示す方法により、バンプ２５を
形成する。このバンプの高さは、絶縁性フィルム２３の
高さよりより大きい。
【００１４】次いで、図１（ｄ）に示すように、接着剤
２６をバンプ先端に均一につける。ここで、接着剤２６
には、熱硬化型接着剤に絶縁性フィルム２３を溶かす塩
化メチレン等を混ぜておく。次に、図１（ｅ）に示すよ
うに、半導体素子２４と回路基板２１の位置合わせを行
い、バンプ２５が回路基板の回路基板電極２２上にくる
ようにする。
２６をバンプ先端に均一につける。ここで、接着剤２６
には、熱硬化型接着剤に絶縁性フィルム２３を溶かす塩
化メチレン等を混ぜておく。次に、図１（ｅ）に示すよ
うに、半導体素子２４と回路基板２１の位置合わせを行
い、バンプ２５が回路基板の回路基板電極２２上にくる
ようにする。
【００１５】次に、図１（ｆ）に示すように、加圧する
と共に、熱を加えることにより、半導体素子の実装工程
が完了する。このように構成することにより、図２に示
すように、絶縁性フィルム２３はバンプ２５により潰さ
れて、バンプ２５と回路基板２１上の回路基板電極２２
とは電気的に接続される。ここで、ａは絶縁性フィルム
２３の高さ、ｂはバンプ２５の高さを示し、ａ＞ｂの関
係が成り立つ。
と共に、熱を加えることにより、半導体素子の実装工程
が完了する。このように構成することにより、図２に示
すように、絶縁性フィルム２３はバンプ２５により潰さ
れて、バンプ２５と回路基板２１上の回路基板電極２２
とは電気的に接続される。ここで、ａは絶縁性フィルム
２３の高さ、ｂはバンプ２５の高さを示し、ａ＞ｂの関
係が成り立つ。
【００１６】次に、本発明の他の実施例について図５を
参照しながら説明する。図５は本発明の他の実施例を示
す半導体素子の実装工程断面図である。まず、図５（ａ
）に示すように、回路基板３１上に電極３２を形成する
。次に、図５（ｂ）に示すように、例えば、所定の箇所
に導電性を有する導電部３４が形成された絶縁性フィル
ム３３、例えば、導電性を有し、かつ粘着性のある例え
ばのりに金属を混ぜたような導電部３４と、それ以外の
部分は絶縁性フィルム３３を基板上に形成する。形成方
法は、蒸着、スパッタ等で成膜し、フォトリソ加工を２
回行なっても良いし、厚膜印刷を２回行なっても良い。
参照しながら説明する。図５は本発明の他の実施例を示
す半導体素子の実装工程断面図である。まず、図５（ａ
）に示すように、回路基板３１上に電極３２を形成する
。次に、図５（ｂ）に示すように、例えば、所定の箇所
に導電性を有する導電部３４が形成された絶縁性フィル
ム３３、例えば、導電性を有し、かつ粘着性のある例え
ばのりに金属を混ぜたような導電部３４と、それ以外の
部分は絶縁性フィルム３３を基板上に形成する。形成方
法は、蒸着、スパッタ等で成膜し、フォトリソ加工を２
回行なっても良いし、厚膜印刷を２回行なっても良い。
【００１７】次いで、図５（ｃ）に示すように、半導体
素子３５にバンプ３６を形成する。このバンプ３６の高
さは、絶縁性フィルム３３の高さよりは大きい。次いで
、図５（ｄ）に示すように、半導体素子３５のバンプ３
６表面に接着剤３７をバンプ先端に均一につける。次い
で、図５（ｅ）に示すように、半導体素子３５と回路基
板３１の位置合わせを行い、バンプ３６が回路基板の回
路基板電極３２上にくるようにする。
素子３５にバンプ３６を形成する。このバンプ３６の高
さは、絶縁性フィルム３３の高さよりは大きい。次いで
、図５（ｄ）に示すように、半導体素子３５のバンプ３
６表面に接着剤３７をバンプ先端に均一につける。次い
で、図５（ｅ）に示すように、半導体素子３５と回路基
板３１の位置合わせを行い、バンプ３６が回路基板の回
路基板電極３２上にくるようにする。
【００１８】次に、図５（ｆ）に示すように、加圧する
と共に、熱を加えることにより、半導体素子の実装工程
が完了する。このように構成することにより、図６に示
すように、半導体素子３５のバンプ３６と回路基板３１
の回路基板電極３２とは電気的に確実に接続することが
できる。ここで、ａ′は絶縁性フィルム３３の高さ、ｂ
′はバンプ３６の高さを示しており、ａ′＞ｂ′の関係
が成り立つ。
と共に、熱を加えることにより、半導体素子の実装工程
が完了する。このように構成することにより、図６に示
すように、半導体素子３５のバンプ３６と回路基板３１
の回路基板電極３２とは電気的に確実に接続することが
できる。ここで、ａ′は絶縁性フィルム３３の高さ、ｂ
′はバンプ３６の高さを示しており、ａ′＞ｂ′の関係
が成り立つ。
【００１９】なお、上記実施例において使用した熱硬化
型樹脂接着剤に代えて紫外線硬化型樹脂等を用いても同
様の効果を奏することができる。また、上記した各実施
例においてバンプと回路基板電極の接合部分の回りには
、絶縁性フィルムの壁が形成されるために、導電性接着
剤の流れ出しを防ぐことができる。
型樹脂接着剤に代えて紫外線硬化型樹脂等を用いても同
様の効果を奏することができる。また、上記した各実施
例においてバンプと回路基板電極の接合部分の回りには
、絶縁性フィルムの壁が形成されるために、導電性接着
剤の流れ出しを防ぐことができる。
【００２０】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００２１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。ワイヤ
レスボンディング法による回路基板上への半導体素子の
実装方法において、回路基板に電極を形成し、その上に
絶縁性フィルムを形成し、半導体素子にバンプを形成し
、該バンプ先端にフィルムを溶かす溶剤を混ぜた接着剤
を塗布し、半導体素子と回路基板を接続する。また、回
路基板に電極を形成し、その上に前記電極に対応する部
位に導電部を有するフィルムを形成し、半導体素子にバ
ンプを形成し、該バンプ先端にフィルムを溶かす溶剤を
混ぜた接着剤を塗布し、半導体素子と回路基板を接続す
るようにしたので、回路基板は絶縁性フィルムで覆われ
、半導体素子のバンプと回路基板電極とは確実に接続を
行なうことができると共に、パッドピッチの縮小化を図
ることができる。
よれば、次のような効果を奏することができる。ワイヤ
レスボンディング法による回路基板上への半導体素子の
実装方法において、回路基板に電極を形成し、その上に
絶縁性フィルムを形成し、半導体素子にバンプを形成し
、該バンプ先端にフィルムを溶かす溶剤を混ぜた接着剤
を塗布し、半導体素子と回路基板を接続する。また、回
路基板に電極を形成し、その上に前記電極に対応する部
位に導電部を有するフィルムを形成し、半導体素子にバ
ンプを形成し、該バンプ先端にフィルムを溶かす溶剤を
混ぜた接着剤を塗布し、半導体素子と回路基板を接続す
るようにしたので、回路基板は絶縁性フィルムで覆われ
、半導体素子のバンプと回路基板電極とは確実に接続を
行なうことができると共に、パッドピッチの縮小化を図
ることができる。
【００２２】また、半導体素子のバンプと回路基板電極
との接続部分の周囲は絶縁体の壁が形成されることによ
り、接続部の接着剤の流れ出しを防止することができる
。
との接続部分の周囲は絶縁体の壁が形成されることによ
り、接続部の接着剤の流れ出しを防止することができる
。
【図１】本発明の実施例を示す半導体素子の実装工程断
面図である。
面図である。
【図２】本発明の実施例を示す半導体素子の接続部分の
拡大断面図である。
拡大断面図である。
【図３】従来の半導体素子のＡｕバンプの形成工程断面
図である。
図である。
【図４】従来のバンプを有する半導体素子の回路基板へ
の実装工程断面図である。
の実装工程断面図である。
【図５】本発明の他の実施例を示す半導体素子の実装工
程断面図である。
程断面図である。
【図６】本発明の他の実施例を示す半導体素子の接続部
分の拡大断面図である。
分の拡大断面図である。
２１，３１ 回路基板
２２，３２ 回路基板電極
２３，３３ 絶縁性フィルム
２４，３５ 半導体素子
２５，３６ バンプ
２６，３７ 接着剤
３３ 絶縁性フィルム
３４ 導電部
Claims (2)
- 【請求項１】 ワイヤレスボンディング法による回路
基板上への半導体素子の実装方法において、（ａ）回路
基板に回路基板電極を形成する工程と、（ｂ）その上に
フィルムを形成する工程と、（ｃ）半導体素子にバンプ
を形成する工程と、（ｄ）該バンプ先端にフィルムを溶
かす溶剤を混ぜた接着剤を塗布する工程と、（ｅ）前記
半導体素子と前記回路基板を接続する工程とを施すこと
を特徴とする半導体素子の実装方法。 - 【請求項２】 ワイヤレスボンディング法による回路
基板上への半導体素子の実装方法において、（ａ）回路
基板に回路基板電極を形成する工程と、（ｂ）その上に
前記回路基板電極に対応する部位に導電部を有するフィ
ルムを形成する工程と、（ｃ）半導体素子にバンプを形
成する工程と、（ｄ）該バンプ先端に接着剤を塗布する
工程と、（ｅ）前記半導体素子と前記回路基板を接続す
る工程とを施すことを特徴とする半導体素子の実装方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092471A JPH04323840A (ja) | 1991-04-24 | 1991-04-24 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092471A JPH04323840A (ja) | 1991-04-24 | 1991-04-24 | 半導体素子の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04323840A true JPH04323840A (ja) | 1992-11-13 |
Family
ID=14055248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3092471A Withdrawn JPH04323840A (ja) | 1991-04-24 | 1991-04-24 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04323840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002180A (en) * | 1996-07-30 | 1999-12-14 | Micron Technology, Inc. | Multi chip module with conductive adhesive layer |
-
1991
- 1991-04-24 JP JP3092471A patent/JPH04323840A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002180A (en) * | 1996-07-30 | 1999-12-14 | Micron Technology, Inc. | Multi chip module with conductive adhesive layer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |