JPH02271635A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH02271635A
JPH02271635A JP1094120A JP9412089A JPH02271635A JP H02271635 A JPH02271635 A JP H02271635A JP 1094120 A JP1094120 A JP 1094120A JP 9412089 A JP9412089 A JP 9412089A JP H02271635 A JPH02271635 A JP H02271635A
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bump
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electrode
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Hiroaki Murakami
裕昭 村上
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造方法に関し、特に外部接続端
子である電極用金バンプを有する半導体装置に関する。
〔従来の技術） 従来、半導体装置の電極用全バンプの製造方法に関して
は数多（の提案がなされ、改良が加えられている。第２
図は、従来の電極用金バンプ製造工程の断面図である。
従来は第２図に示すように、集積回路全面にＴ１膜２４
、ｐｔ膜２５から成る薄膜層を形成した後、Ａβ電極パ
ッド２２上にフォトレジスト膜２６を形成して、ｐｔ膜
２５をウエットエッチングにより除去をする。前記フォ
トレジスト膜２６を剥離除去した後、パターンニングさ
れたＰｔ１ｌＪｉ２５上に開口部をもつフォトレジスト
ｌ１１２７を形成する。前記フォトレジスト膜２７をマ
スクとしてＡｕメッキによりバンプ電極２８を形成した
後、前記フォトレジスト膜２７を剥離除去する。最期に
前記Ｐｔ２５をマスクとしてＴｉ膜２４をウェットエツ
チングにより除去をしていた。このような従来の製造方
法では以下に示す欠点があった。
まず、ｐｔ膜２５をエツチングする時にフォトレジスト
膜２６を使用する為に、Ａｕメッキ時のフォト工程の他
にフォト工程を必要とすることである。
また、Ａｕメッキにより形成されるバンプ電極２８は、
異種金属であるｐｔ膜２５に接着させねばならない為、
接着強度が低（、半導体装置を実装した際の信頼性に欠
けるという問題を生じていた。
その上、バンプ電極２８の表面をエツチングする工程が
無い為、メッキフォトレジスト膜２７の残渣の付着など
で、半導体装置を実装した際に。
大きな電気抵抗を生じるという問題もあった。
［発明が解決しようとす課題１ 本発明は、前記従来技術の欠点を解決しようとするもの
であり、接着強度が高く、低い電気抵抗の金バンプ電極
であるばかりか、簡便で高い生産性をもつ工程で構成さ
れる半導体装置の製造方法を提供することにある。
［課題を解決するための手段１ 集積回路の電極パッド上および絶縁膜上に、金バンプ電
極を製造する方法において、 （ａ）集積回路全面に、密着層としてのＴｉ、相互拡散
防止バリアとしてのｐｔ、電解メッキ下地電極としての
Ａｕ、から成る金属薄膜層を順次連続で形成する工程。
（ｂ）前記金属膜上に開口部をもつフォトレジスト膜を
形成する工程。
（ｃ）前記フォトレジスト膜をマスクとしてＡｕメッキ
を行ないバンプ１Ｆ極を形成し、フォトレジストを剥離
除去する工程。
（ｄ）ウェットエツチングにより、Ａｕ薄膜の除去及び
バンプ表面をわずかに除去する工程。
（ｅ）イオンビームエツチングにより、バンプ電極をマ
スク材としてｐｔ薄膜を除去する工程。
（ｆ）ウェットエツチングにより、ｐｔ薄膜をマスク材
としてＴｉｌ膜を除去する工程 から成ることを特徴とする半導体装置の製造方法。
［実　施　例］ 以下に、本発明の実施例について、図面を参照して説明
する。
第１図（ａ）〜（ｇ）は本発明の詳細な説明するための
工程順を示した断面図である。
第１図（ｂ）に示すように、拡散、配線、絶縁膜工程の
終了した集積回路上のパッシベーション膜１３及びアル
ミ電極パッド１２の上に密着層としてＯ，ｌｕｍのＴｉ
膜１４と拡散バリア暦として０．２μｍのｐｔ膜１５と
、メッキ下地層として０．１ｕｍのＡｕ膜１６を順次連
続的にスパッタ法により形成する。
次に第１図（ｃ）に示すように、前記金属膜上に、バン
プ電極形成用の開口部を形成するようにフォトレジスト
膜１７をもうける。
次に第１図（ｄ）に示すように、フォトレジスト開口部
に電解金メッキにより１５〜３０μｍ厚のＡｕバンプ１
８を形成し、前記フォトレジスト膜１７を剥離液または
酸素プラズマにより除去する。
次に第１図（ｅ）に示すように、Ａｕエツチング液によ
り、前記Ａｕバンプ１８をマスク材として前記Ａｕ膜１
６を除去する。この時、Ａｕバンプ１８の表面も、０．
１μｍ除去されるので、フォトレジスト残渣等の汚れを
完全に除去することができる。
次に第１図（ｆ）に示すように、イオンビームエツチン
グ法により、前記Ａｕバンプ１８をマスク材として前記
ｐｔ膜１５をエツチング除去する、この時、Ａｕバンプ
１８の上面つまり実装される面は０．２〜０．３μｍエ
ツチングされるので、汚れは完全に除去される。
次に第１図（ｇ）に示すように、Ｔｉエツチング液によ
り、前記工程でパターンニングされたＰｔ膜１５をマス
ク材としてＴ　ｉ　Ｍｌ　１４を除去する。この時、前
記工程のイオンビームエツチングにより再付着をする金
属は、Ｔ１膿１４とともに完全に除去することができる
ので、集積回路上は清浄に保つことができる。
以上の工程により、金バンプ電極が集積回路上に形成さ
れる。形成された金バンプは前記説明のように、接着強
度が高く、低い電気抵抗であるばかりか、スパッタ１回
、フォト１回という簡便な工程で、高い生産性をもつ製
造方法により形成されるものである。特に、エツチング
に時間のかかるイオンビームエツチングはＰｔ１ｌｌ１
５にのみ適用し、Ａｕ１ｉｌ　６．Ｔｉ１ｌｉｌ　４は
湿式法により除去する為に、高い生産性を得ることがで
きる。
〔発明の効果］ 以上説明したように本発明の製造方法により、接着強度
が高く、低い電気抵抗の高い信頼性をもつ金バンプ電極
であるばかりか、簡便で高い生産性をもつ工程で半導体
装置を提供することができた。
【図面の簡単な説明】
第１図（ａ）〜（ｇ）は、本発明の実施例による半導体
装置の製造方法の工程順断面図。 第２図（ａ）〜（ｇ）は、従来技術による半導体装置の
製造方法の工程順断面図。 １、　１　　・ ｌ　２　・ ｌ　３　・ ｌ　４　・ ｌ　５　・ １６　・ ｌ　７　・ ｌ　８　・ ２　ｌ　・ ２２　・ ２３　・ ・集積回路基板 ・アルミ電極パッド ・パッシベーション膜 ・Ｔｉ１ｉ ・ｐｔＭ！ ・Ａｕ膜 ・フォトレジスト膜 ・Ａｕバンプ ・集積回路基板 ・アルミ電極パッド ・パッシベーション膜 Ｔｉｌ［ｉ ｐｔ膜 フォトレジスト膜 ）オドレジスト膜 Ａｕバンプ 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　鈴　木　喜三部（他１名）第１図 第１ 図 第２圓

Claims (1)

  1. 【特許請求の範囲】 集積回路の電極パッド上および絶縁膜上に、金バンプ電
    極を製造する方法において、 （ａ）集積回路全面に、密着層としてのＴｉ、相互拡散
    防止バリアとしてのＰｔ、電解メッキ下地電極としての
    Ａｕ、から成る金属薄膜層を順次連続で形成する工程。 （ｂ）前記金属膜上に開口部をもつフォトレジスト護を
    形成する工程。 （ｃ）前記フォトレジスト膜をマスクとしてＡｕメッキ
    を行ないバンプ電極を形成し、フォトレジストを剥離除
    去する工程。 （ｄ）ウェットエッチングにより、Ａｕ薄膜の除去及び
    バンプ表面をわずかに除去する工程。 （ｅ）イオンビームエッチングにより、バンプ電極をマ
    スク材としてＰｔ薄膜を除去する工程。 （ｆ）ウェットエッチングにより、Ｐｔ薄膜をマスク材
    としてＴｉ薄膜を除去する工程 から成ることを特徴とする半導体装置の製造方法。
JP1094120A 1988-11-21 1989-04-13 半導体装置の製造方法 Expired - Fee Related JP2748530B2 (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2707797A1 (fr) * 1993-07-15 1995-01-20 Samsung Electronics Co Ltd Procédé de fabrication de bosses pour puces.
KR100324075B1 (ko) * 1996-02-23 2002-06-22 모리시타 요이찌 돌기전극을가진반도체장치및그제조방법
US6608377B2 (en) * 2001-01-30 2003-08-19 Samsung Electronics Co., Ltd. Wafer level package including ground metal layer
KR100620911B1 (ko) * 2004-11-11 2006-09-13 한국전자통신연구원 반도체 소자의 골드 범프 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6045041A (ja) * 1983-08-22 1985-03-11 Nec Corp 半導体装置およびその製造方法
JPS63128648A (ja) * 1986-11-18 1988-06-01 Seiko Epson Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6045041A (ja) * 1983-08-22 1985-03-11 Nec Corp 半導体装置およびその製造方法
JPS63128648A (ja) * 1986-11-18 1988-06-01 Seiko Epson Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2707797A1 (fr) * 1993-07-15 1995-01-20 Samsung Electronics Co Ltd Procédé de fabrication de bosses pour puces.
KR100324075B1 (ko) * 1996-02-23 2002-06-22 모리시타 요이찌 돌기전극을가진반도체장치및그제조방법
US6608377B2 (en) * 2001-01-30 2003-08-19 Samsung Electronics Co., Ltd. Wafer level package including ground metal layer
KR100620911B1 (ko) * 2004-11-11 2006-09-13 한국전자통신연구원 반도체 소자의 골드 범프 제조방법

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