JPH04323913A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04323913A JPH04323913A JP3092413A JP9241391A JPH04323913A JP H04323913 A JPH04323913 A JP H04323913A JP 3092413 A JP3092413 A JP 3092413A JP 9241391 A JP9241391 A JP 9241391A JP H04323913 A JPH04323913 A JP H04323913A
- Authority
- JP
- Japan
- Prior art keywords
- microcode
- fpga
- field programmable
- gate array
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はフィールドプログラマブ
ルゲートアレイを用いた半導体集積回路に関する。
ルゲートアレイを用いた半導体集積回路に関する。
【０００２】
【従来の技術】従来からコンフィギュレーションプログ
ラムにより内部接続を変更して多様な論理回路を形成可
能にしたフィールドプログラマブルゲートアレイ（以下
ＦＰＧＡという）が提案されている（例えば米国ＸＩＬ
ＩＮＸ社：製品番号ＸＣ２０００）。ＦＰＧＡは、外部
からロードするコンフィギュレーションプログラムつま
りロジックの組合せデータや結線情報などの構成情報に
基づいて論理回路を形成するため、概念上はダイナミッ
クな構成の変更が可能である。
ラムにより内部接続を変更して多様な論理回路を形成可
能にしたフィールドプログラマブルゲートアレイ（以下
ＦＰＧＡという）が提案されている（例えば米国ＸＩＬ
ＩＮＸ社：製品番号ＸＣ２０００）。ＦＰＧＡは、外部
からロードするコンフィギュレーションプログラムつま
りロジックの組合せデータや結線情報などの構成情報に
基づいて論理回路を形成するため、概念上はダイナミッ
クな構成の変更が可能である。
【０００３】図５に従来のＦＰＧＡの使用例を示す。従
来はＦＰＧＡ５１にロジック回路５３、ＰＲＯＭ５５，
５７，５９を組み合わせて使用している。ロジック回路
５３はアンド回路やオア回路を組み合わせた回路である
。ＰＲＯＭ５５，５７，５９にはそれぞれ異なるコンフ
ィギュレーションプログラムを構成するマイクロコード
がストアされている。上記構成においては、ロジック回
路５３にＦＰＧＡ５１の内部ステータス情報と外部から
の要求信号とが入力すると、ロジック回路５３は内部ス
テータス情報と外部からの要求信号に応じて予め設定さ
れたロジックでＰＲＯＭ５５，５７，５９のうちから一
個のＰＲＯＭを選択する。そして、選択したＰＲＯＭが
ストアするコンフィギュレーションプログラムをＦＰＧ
Ａ５１の内蔵メモリにシリアルで転送する。こうしてＦ
ＰＧＡ５１はコンフィギュレーションプログラムをロー
ドし、所定の論理回路Ａを形成することができる。
来はＦＰＧＡ５１にロジック回路５３、ＰＲＯＭ５５，
５７，５９を組み合わせて使用している。ロジック回路
５３はアンド回路やオア回路を組み合わせた回路である
。ＰＲＯＭ５５，５７，５９にはそれぞれ異なるコンフ
ィギュレーションプログラムを構成するマイクロコード
がストアされている。上記構成においては、ロジック回
路５３にＦＰＧＡ５１の内部ステータス情報と外部から
の要求信号とが入力すると、ロジック回路５３は内部ス
テータス情報と外部からの要求信号に応じて予め設定さ
れたロジックでＰＲＯＭ５５，５７，５９のうちから一
個のＰＲＯＭを選択する。そして、選択したＰＲＯＭが
ストアするコンフィギュレーションプログラムをＦＰＧ
Ａ５１の内蔵メモリにシリアルで転送する。こうしてＦ
ＰＧＡ５１はコンフィギュレーションプログラムをロー
ドし、所定の論理回路Ａを形成することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＦＰＧＡ５１は概念上はダイナミックな構成の変更が可
能であるにもかかわらず、実質的には汎用性に乏しいと
いう問題がある。これは従来はコンフィギュレーション
プログラムをシリアルでＦＰＧＡ５１に転送しなければ
ならず、オーバーヘッドつまりプログラム書換えに要す
る時間が長くなることに起因する。従来のＦＰＧＡ５１
ではオーバーヘッドが長すぎ、ダイナミックに構成を変
更しながら処理を進めることが実質的にできないのであ
る。例えば条件分岐のある処理など、処理の途中で論理
回路の変更を伴う処理を実行できればＦＰＧＡ５１の汎
用性が格段に向上するが、従来のＦＰＧＡ５１では条件
分岐でコンフィギュレーションプログラムの書き換えが
あるとオーバーヘッドが長いため、実用にならなくなる
。
ＦＰＧＡ５１は概念上はダイナミックな構成の変更が可
能であるにもかかわらず、実質的には汎用性に乏しいと
いう問題がある。これは従来はコンフィギュレーション
プログラムをシリアルでＦＰＧＡ５１に転送しなければ
ならず、オーバーヘッドつまりプログラム書換えに要す
る時間が長くなることに起因する。従来のＦＰＧＡ５１
ではオーバーヘッドが長すぎ、ダイナミックに構成を変
更しながら処理を進めることが実質的にできないのであ
る。例えば条件分岐のある処理など、処理の途中で論理
回路の変更を伴う処理を実行できればＦＰＧＡ５１の汎
用性が格段に向上するが、従来のＦＰＧＡ５１では条件
分岐でコンフィギュレーションプログラムの書き換えが
あるとオーバーヘッドが長いため、実用にならなくなる
。
【０００５】本発明の半導体集積回路の目的は、上記課
題を解決し、ＦＰＧＡのオーバーヘッドが短く汎用性に
富んだ半導体集積回路を実現することにある。
題を解決し、ＦＰＧＡのオーバーヘッドが短く汎用性に
富んだ半導体集積回路を実現することにある。
【０００６】
【課題を解決するための手段及び作用】本発明の半導体
集積回路は、ロードしたマイクロコードにより内部の接
続状態を変更し該マイクロコードで決定される論理回路
を形成するフィールドプログラマブルゲートアレイと、
該フィールドプログラマブルゲートアレイの内部ステー
タス情報および外部からの要求信号が入力され、該内部
ステータス情報および外部からの要求信号に応じて予め
設定されたロジックに基づき前記フィールドプログラマ
ブルゲートアレイがロードする次のマイクロコードを決
定し、決定したマイクロコードを示す次マイクロアドレ
ス信号を出力するロジック回路と、該ロジック回路から
出力される次マイクロアドレス信号をデコードし次マイ
クロコードを選択するデコーダと、複数のマイクロコー
ドをストアし、前記デコーダにより選択されたマイクロ
コードを前記フィールドプログラマブルゲートアレイに
出力するマイクロコード記憶手段とを備え、前記フィー
ルドプログラマブルゲートアレイと、前記ロジック回路
と、前記デコーダと、前記マイクロコード記憶手段とを
一パッケージに収めると共に、前記フィールドプログラ
マブルゲートアレイと前記マイクロコード記憶手段との
間をパラレルで接続したことを特徴とする。
集積回路は、ロードしたマイクロコードにより内部の接
続状態を変更し該マイクロコードで決定される論理回路
を形成するフィールドプログラマブルゲートアレイと、
該フィールドプログラマブルゲートアレイの内部ステー
タス情報および外部からの要求信号が入力され、該内部
ステータス情報および外部からの要求信号に応じて予め
設定されたロジックに基づき前記フィールドプログラマ
ブルゲートアレイがロードする次のマイクロコードを決
定し、決定したマイクロコードを示す次マイクロアドレ
ス信号を出力するロジック回路と、該ロジック回路から
出力される次マイクロアドレス信号をデコードし次マイ
クロコードを選択するデコーダと、複数のマイクロコー
ドをストアし、前記デコーダにより選択されたマイクロ
コードを前記フィールドプログラマブルゲートアレイに
出力するマイクロコード記憶手段とを備え、前記フィー
ルドプログラマブルゲートアレイと、前記ロジック回路
と、前記デコーダと、前記マイクロコード記憶手段とを
一パッケージに収めると共に、前記フィールドプログラ
マブルゲートアレイと前記マイクロコード記憶手段との
間をパラレルで接続したことを特徴とする。
【０００７】上記構成の半導体集積回路においては、フ
ィールドプログラマブルゲートアレイの内部ステータス
情報および外部からの要求信号がロジック回路に入力す
る。ロジック回路は、入力した内部ステータス情報およ
び外部からの要求信号に応じてロジックに基づきフィー
ルドプログラマブルゲートアレイがロードする次のマイ
クロコードを決定し、次マイクロアドレス信号を出力す
る。
ィールドプログラマブルゲートアレイの内部ステータス
情報および外部からの要求信号がロジック回路に入力す
る。ロジック回路は、入力した内部ステータス情報およ
び外部からの要求信号に応じてロジックに基づきフィー
ルドプログラマブルゲートアレイがロードする次のマイ
クロコードを決定し、次マイクロアドレス信号を出力す
る。
【０００８】デコーダはロジック回路から出力される次
マイクロアドレス信号をデコードして次マイクロコード
を選択する。マイクロコード記憶手段はストアしている
複数のマイクロコードのうちで、デコーダにより選択さ
れたマイクロコードをフィールドプログラマブルゲート
アレイに出力する。フィールドプログラマブルゲートア
レイは、こうしてロードするマイクロコードにより内部
の接続状態を変更しマイクロコードで決定される論理回
路を形成する。この構成では、フィールドプログラマブ
ルゲートアレイとマイクロコード記憶手段との間はパラ
レル接続されているから、マイクロコード記憶手段から
フィールドプログラマブルゲートアレイへのマイクロコ
ードの転送にかかるオーバヘッドは格段に短かい。
マイクロアドレス信号をデコードして次マイクロコード
を選択する。マイクロコード記憶手段はストアしている
複数のマイクロコードのうちで、デコーダにより選択さ
れたマイクロコードをフィールドプログラマブルゲート
アレイに出力する。フィールドプログラマブルゲートア
レイは、こうしてロードするマイクロコードにより内部
の接続状態を変更しマイクロコードで決定される論理回
路を形成する。この構成では、フィールドプログラマブ
ルゲートアレイとマイクロコード記憶手段との間はパラ
レル接続されているから、マイクロコード記憶手段から
フィールドプログラマブルゲートアレイへのマイクロコ
ードの転送にかかるオーバヘッドは格段に短かい。
【０００９】
【実施例】以下、本発明の一実施例を説明する。図１に
半導体集積回路のブロック図を示す。
半導体集積回路のブロック図を示す。
【００１０】半導体集積回路は一個のパッケージ１にフ
ィールドプログラマブルゲートアレイ（以下ＦＰＧＡと
いう）３と、ロジック回路としてのフィールドプログラ
マブルゲートアレイ（以下ＦＰＧＡという）５と、デコ
ーダ７と、マイクロＲＯＭ９とを収めている。この半導
体集積回路は２つの信号系からなる。一つはＦＰＧＡ３
を主構成とする入出力信号処理系、他の一つはＦＰＧＡ
５，デコーダ７，マイクロＲＯＭ９を主構成とする制御
信号系である。パッケージ１には入出力信号処理系とし
て、ＦＰＧＡ１が処理する信号を入力する入力端子１１
，１２，１３，１４と、処理した信号を出力する出力端
子１５，１６，１７，１８が設けられている。また、パ
ッケージ１には制御信号系として、外部からの要求信号
の入力端子２１，２２，２３，２４，２５，２６，２７
，２８が設けられている。
ィールドプログラマブルゲートアレイ（以下ＦＰＧＡと
いう）３と、ロジック回路としてのフィールドプログラ
マブルゲートアレイ（以下ＦＰＧＡという）５と、デコ
ーダ７と、マイクロＲＯＭ９とを収めている。この半導
体集積回路は２つの信号系からなる。一つはＦＰＧＡ３
を主構成とする入出力信号処理系、他の一つはＦＰＧＡ
５，デコーダ７，マイクロＲＯＭ９を主構成とする制御
信号系である。パッケージ１には入出力信号処理系とし
て、ＦＰＧＡ１が処理する信号を入力する入力端子１１
，１２，１３，１４と、処理した信号を出力する出力端
子１５，１６，１７，１８が設けられている。また、パ
ッケージ１には制御信号系として、外部からの要求信号
の入力端子２１，２２，２３，２４，２５，２６，２７
，２８が設けられている。
【００１１】ＦＰＧＡ３は論理ブロック、Ｉ／Ｏブロッ
ク、内部接続要素、内蔵メモリを備える。論理ブロック
の機能やＩ／Ｏブロックの機能、内部接続要素の結線は
コンフィギュレーション可能であり、内蔵メモリにスト
アされたコンフィギュレーションプログラムの結線，処
理情報に基づいて任意の論理回路が形成される。ＦＰＧ
Ａ３で処理する信号は上記入力端子１１，１２，１３，
１４から入力される。ＦＰＧＡ３で処理された信号は上
記出力端子１５，１６，１７，１８から出力される。
ク、内部接続要素、内蔵メモリを備える。論理ブロック
の機能やＩ／Ｏブロックの機能、内部接続要素の結線は
コンフィギュレーション可能であり、内蔵メモリにスト
アされたコンフィギュレーションプログラムの結線，処
理情報に基づいて任意の論理回路が形成される。ＦＰＧ
Ａ３で処理する信号は上記入力端子１１，１２，１３，
１４から入力される。ＦＰＧＡ３で処理された信号は上
記出力端子１５，１６，１７，１８から出力される。
【００１２】ＦＰＧＡ５は、内蔵メモリにストアされた
コンフィギュレーションプログラムにより、アンド回路
とオア回路とを組み合わせた所定処理を行なう論理回路
を形成する。このＦＰＧＡ５には、上記入力端子２１〜
２８より外部からの要求信号が入力すると共に、上記Ｆ
ＰＧＡ３の内部ステータス情報２９が入力する。ＦＰＧ
Ａ５に形成される論理回路は、ＦＰＧＡ３の内部ステー
タス情報と外部からの要求信号とに適合するＦＰＧＡ３
の次マイクロアドレスを算出するロジックである。
コンフィギュレーションプログラムにより、アンド回路
とオア回路とを組み合わせた所定処理を行なう論理回路
を形成する。このＦＰＧＡ５には、上記入力端子２１〜
２８より外部からの要求信号が入力すると共に、上記Ｆ
ＰＧＡ３の内部ステータス情報２９が入力する。ＦＰＧ
Ａ５に形成される論理回路は、ＦＰＧＡ３の内部ステー
タス情報と外部からの要求信号とに適合するＦＰＧＡ３
の次マイクロアドレスを算出するロジックである。
【００１３】デコーダ７は、ＦＰＧＡ５から出力される
次マイクロアドレスをデコードし、マイクロＲＯＭ９に
ストアされたコンフィギュレーションプログラムを構成
するマイクロコードを選択する。
次マイクロアドレスをデコードし、マイクロＲＯＭ９に
ストアされたコンフィギュレーションプログラムを構成
するマイクロコードを選択する。
【００１４】マイクロＲＯＭ９は、コンフィギュレーシ
ョンプログラムのマイクロコードをストアしたＲＯＭで
ある。マイクロＲＯＭ９とＦＰＧＡ３との間はパラレル
で接続される。例えばマイクロコードが１語１００ビッ
トであればマイクロＲＯＭ９から１００本の出力がＦＰ
ＧＡ３に入力する構成を有する。このマイクロＲＯＭ９
はデコーダ７によりマイクロアドレスで特定されるマイ
クロコードをＦＰＧＡ３に出力する。実施例では、ＦＰ
ＧＡ３の動作構成を領域Ａ，Ｂ，Ｃ等で個別に書き換え
る構成とするため、マイクロＲＯＭ９には領域に対応さ
せたマイクロコードがストアされている。
ョンプログラムのマイクロコードをストアしたＲＯＭで
ある。マイクロＲＯＭ９とＦＰＧＡ３との間はパラレル
で接続される。例えばマイクロコードが１語１００ビッ
トであればマイクロＲＯＭ９から１００本の出力がＦＰ
ＧＡ３に入力する構成を有する。このマイクロＲＯＭ９
はデコーダ７によりマイクロアドレスで特定されるマイ
クロコードをＦＰＧＡ３に出力する。実施例では、ＦＰ
ＧＡ３の動作構成を領域Ａ，Ｂ，Ｃ等で個別に書き換え
る構成とするため、マイクロＲＯＭ９には領域に対応さ
せたマイクロコードがストアされている。
【００１５】上記構成の半導体集積回路は、以下のよう
に機能する。入出力信号系では、入力端子１１，１２，
１３，１４から入力した入力信号がＦＰＧＡ３の論理回
路により操作され、出力端子１５，１６，１７，１８か
ら出力される。ＦＰＧＡ３の内部ステータス情報はＦＰ
ＧＡ５に入力する。
に機能する。入出力信号系では、入力端子１１，１２，
１３，１４から入力した入力信号がＦＰＧＡ３の論理回
路により操作され、出力端子１５，１６，１７，１８か
ら出力される。ＦＰＧＡ３の内部ステータス情報はＦＰ
ＧＡ５に入力する。
【００１６】制御信号系においては、ＦＰＧＡ５が入力
端子２１〜２８より入力する外部からの要求信号と上記
ＦＰＧＡ３からの内部ステータス情報２９とを受けて、
ＦＰＧＡ３の次のステータス情報つまりＦＰＧＡ３の次
の動作構成を決定する。そして、次のステータス情報を
示す次マイクロアドレス信号を出力する。
端子２１〜２８より入力する外部からの要求信号と上記
ＦＰＧＡ３からの内部ステータス情報２９とを受けて、
ＦＰＧＡ３の次のステータス情報つまりＦＰＧＡ３の次
の動作構成を決定する。そして、次のステータス情報を
示す次マイクロアドレス信号を出力する。
【００１７】デコーダ７はＦＰＧＡ５から出力される次
マイクロアドレス信号をデコードしマイクロＲＯＭ９に
出力する。これによりマイクロＲＯＭ９は入力したマイ
クロアドレスで特定されるマイクロコードをＦＰＧＡ３
に出力する。マイクロＲＯＭ９とＦＰＧＡ１との間はパ
ラレルで接続されているので、マイクロコードの転送時
間は極めて短い。ＦＰＧＡ３はロードしたマイクロコー
ドに基づいて論理回路を形成する。
マイクロアドレス信号をデコードしマイクロＲＯＭ９に
出力する。これによりマイクロＲＯＭ９は入力したマイ
クロアドレスで特定されるマイクロコードをＦＰＧＡ３
に出力する。マイクロＲＯＭ９とＦＰＧＡ１との間はパ
ラレルで接続されているので、マイクロコードの転送時
間は極めて短い。ＦＰＧＡ３はロードしたマイクロコー
ドに基づいて論理回路を形成する。
【００１８】具体的な動作例を以下に説明する。例えば
、外部からの要求信号が図２のフローチャートに示した
内容の処理を要求するとする。図２の処理は、ＡとＢと
の積集合をＣにセットし（Ｓ１００）、次にＣの値を判
断し（Ｓ１１０）、Ｃが値０の場合はＤの補集合をＣに
セットする（Ｓ１２０）という処理である。
、外部からの要求信号が図２のフローチャートに示した
内容の処理を要求するとする。図２の処理は、ＡとＢと
の積集合をＣにセットし（Ｓ１００）、次にＣの値を判
断し（Ｓ１１０）、Ｃが値０の場合はＤの補集合をＣに
セットする（Ｓ１２０）という処理である。
【００１９】この処理の場合、最初、ＦＰＧＡ３には上
記Ｓ１００に相当する処理を行なうワイヤードロジック
回路４１（図３）が、内蔵メモリにストアしたマイクロ
コードに基づいて形成されている。このため、ＡとＢの
出力が共に値１のときにＣの出力を値１にする。ＦＰＧ
Ａ５にはＦＰＧＡ３の内部ステータス情報としてＣの出
力が入力する。ＦＰＧＡ５は外部からの要求どおりＣが
値０となると、ＦＰＧＡ３の次の動作構成つまり上記Ｓ
１２０に相当する処理を行なうワイヤードロジック回路
４３（図４）を示す次マイクロアドレス信号を出力する
。デコーダ７はＦＰＧＡ５から出力される次マイクロア
ドレス信号をデコードしマイクロＲＯＭ９に出力する。 これによりマイクロＲＯＭ９は入力したマイクロアドレ
スで特定されるマイクロコードをＦＰＧＡ３に出力する
。ＦＰＧＡ３は極めて短時間のうちにロードしたマイク
ロコードによってワイヤードロジック回路４３を形成す
る。したがって、オーバーヘッドは実用性のある時間内
に収まり、ＦＰＧＡ３はワイヤードロジック回路４３に
よりＤの補集合をＣとして出力する。
記Ｓ１００に相当する処理を行なうワイヤードロジック
回路４１（図３）が、内蔵メモリにストアしたマイクロ
コードに基づいて形成されている。このため、ＡとＢの
出力が共に値１のときにＣの出力を値１にする。ＦＰＧ
Ａ５にはＦＰＧＡ３の内部ステータス情報としてＣの出
力が入力する。ＦＰＧＡ５は外部からの要求どおりＣが
値０となると、ＦＰＧＡ３の次の動作構成つまり上記Ｓ
１２０に相当する処理を行なうワイヤードロジック回路
４３（図４）を示す次マイクロアドレス信号を出力する
。デコーダ７はＦＰＧＡ５から出力される次マイクロア
ドレス信号をデコードしマイクロＲＯＭ９に出力する。 これによりマイクロＲＯＭ９は入力したマイクロアドレ
スで特定されるマイクロコードをＦＰＧＡ３に出力する
。ＦＰＧＡ３は極めて短時間のうちにロードしたマイク
ロコードによってワイヤードロジック回路４３を形成す
る。したがって、オーバーヘッドは実用性のある時間内
に収まり、ＦＰＧＡ３はワイヤードロジック回路４３に
よりＤの補集合をＣとして出力する。
【００２０】以上説明したように実施例の半導体集積回
路によれば、オーバーヘッドが短いので条件分岐のある
処理も実行でき、ダイナミックな構成の変更ができるＦ
ＰＧＡの可能性を引き出した汎用性に富んだ半導体集積
回路を実現するという効果を奏する。
路によれば、オーバーヘッドが短いので条件分岐のある
処理も実行でき、ダイナミックな構成の変更ができるＦ
ＰＧＡの可能性を引き出した汎用性に富んだ半導体集積
回路を実現するという効果を奏する。
【００２１】また、実施例では、ＦＰＧＡ３の動作構成
の変更を分割した領域毎に行なうから、必要な領域だけ
書き換えることができ、オーバーヘッドが短くなるとい
う効果がある。また、接続の変更のない領域に前と全く
同じ接続情報を与える様な不必要な情報を少なくできる
可能性がある。
の変更を分割した領域毎に行なうから、必要な領域だけ
書き換えることができ、オーバーヘッドが短くなるとい
う効果がある。また、接続の変更のない領域に前と全く
同じ接続情報を与える様な不必要な情報を少なくできる
可能性がある。
【００２２】以上実施例を説明したが、本発明は実施例
に何等限定されるものではなく、例えば、本発明の趣旨
を逸脱しない範囲において種々なる態様で実施しえるこ
とは勿論である。ＦＰＧＡ３とＦＰＧＡ５の物理的構成
は同一でもよい。また、１個のＦＰＧＡを２領域に分割
してＦＰＧＡ３とＦＰＧＡ５とを構成してもよい。ＦＰ
ＧＡ５のロジックは予めプログラムされていてもよいが
、マイクロＲＯＭ９にストアしたコンフィギュレーショ
ンプログラムにより書き換える構成としてもよい。
に何等限定されるものではなく、例えば、本発明の趣旨
を逸脱しない範囲において種々なる態様で実施しえるこ
とは勿論である。ＦＰＧＡ３とＦＰＧＡ５の物理的構成
は同一でもよい。また、１個のＦＰＧＡを２領域に分割
してＦＰＧＡ３とＦＰＧＡ５とを構成してもよい。ＦＰ
ＧＡ５のロジックは予めプログラムされていてもよいが
、マイクロＲＯＭ９にストアしたコンフィギュレーショ
ンプログラムにより書き換える構成としてもよい。
【００２３】
【発明の効果】以上詳述したように、本発明の半導体集
積回路によれば、ＦＰＧＡのオーバーヘッドが格段に短
くなり、フィールドプログラマブルゲートアレイのダイ
ナミックな構成の変更を極めて短時間のうちに行なうこ
とができるから、条件分岐のある処理も可能となるなど
、ＦＰＧＡを用いた汎用性に富んだ半導体集積回路が実
現できるという優れた効果を奏する。
積回路によれば、ＦＰＧＡのオーバーヘッドが格段に短
くなり、フィールドプログラマブルゲートアレイのダイ
ナミックな構成の変更を極めて短時間のうちに行なうこ
とができるから、条件分岐のある処理も可能となるなど
、ＦＰＧＡを用いた汎用性に富んだ半導体集積回路が実
現できるという優れた効果を奏する。
【図１】本発明の半導体集積回路の実施例を示すブロッ
ク図である。
ク図である。
【図２】半導体集積回路の動作を例示するフローチャー
トである。
トである。
【図３】半導体集積回路の動作の説明図である。
【図４】半導体集積回路の動作の説明図である。
【図５】従来のＦＰＧＡの使用例を示すブロック図であ
る。
る。
Claims (1)
- 【請求項１】 ロードしたマイクロコードにより内部
の接続状態を変更し該マイクロコードで決定される論理
回路を形成するフィールドプログラマブルゲートアレイ
と、該フィールドプログラマブルゲートアレイの内部ス
テータス情報および外部からの要求信号が入力され、該
内部ステータス情報および外部からの要求信号に応じて
予め設定されたロジックに基づき前記フィールドプログ
ラマブルゲートアレイがロードする次のマイクロコード
を決定し、決定したマイクロコードを示す次マイクロア
ドレス信号を出力するロジック回路と、該ロジック回路
から出力される次マイクロアドレス信号をデコードし次
マイクロコードを選択するデコーダと、複数のマイクロ
コードをストアし、前記デコーダにより選択されたマイ
クロコードを前記フィールドプログラマブルゲートアレ
イに出力するマイクロコード記憶手段とを備え、前記フ
ィールドプログラマブルゲートアレイと、前記ロジック
回路と、前記デコーダと、前記マイクロコード記憶手段
とを一パッケージに収めると共に、前記フィールドプロ
グラマブルゲートアレイと前記マイクロコード記憶手段
との間をパラレルで接続したことを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09241391A JP3166193B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09241391A JP3166193B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04323913A true JPH04323913A (ja) | 1992-11-13 |
| JP3166193B2 JP3166193B2 (ja) | 2001-05-14 |
Family
ID=14053732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09241391A Expired - Lifetime JP3166193B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166193B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004520664A (ja) * | 2001-05-31 | 2004-07-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 機能制御手段を備える集積回路装置 |
-
1991
- 1991-04-23 JP JP09241391A patent/JP3166193B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004520664A (ja) * | 2001-05-31 | 2004-07-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 機能制御手段を備える集積回路装置 |
Also Published As
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| JP3166193B2 (ja) | 2001-05-14 |
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