JPH0432415B2 - - Google Patents
Info
- Publication number
- JPH0432415B2 JPH0432415B2 JP56214134A JP21413481A JPH0432415B2 JP H0432415 B2 JPH0432415 B2 JP H0432415B2 JP 56214134 A JP56214134 A JP 56214134A JP 21413481 A JP21413481 A JP 21413481A JP H0432415 B2 JPH0432415 B2 JP H0432415B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- address translation
- buffer
- instruction
- logical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、論理アドレス方式における論理アド
レスと実アドレスとの対を複数個有する変換バツ
フアをもつ情報処理装置に関する。
レスと実アドレスとの対を複数個有する変換バツ
フアをもつ情報処理装置に関する。
高度の先行制御を行ない、キヤツシユメモリを
備え論理アドレス方式の論理アドレスと実アドレ
スの対を変換バツフアを持つ情報処理装置におい
ては、従来より命令語の先取り動作と命令の実行
動作を並列的に行ない命令の実行時間に命令語の
メモリ系からの読出しに費した時間がなるべく影
響を与えないような制御方式がとりいれられてい
る。
備え論理アドレス方式の論理アドレスと実アドレ
スの対を変換バツフアを持つ情報処理装置におい
ては、従来より命令語の先取り動作と命令の実行
動作を並列的に行ない命令の実行時間に命令語の
メモリ系からの読出しに費した時間がなるべく影
響を与えないような制御方式がとりいれられてい
る。
すなわち、先行する分岐命令（以下先行命令と
称す。）の実行結果が判る前に分岐先予測命令
（以下後続命令と称す。）の命令語の読出し要求を
メモリ系に行なう場合が多い。
称す。）の実行結果が判る前に分岐先予測命令
（以下後続命令と称す。）の命令語の読出し要求を
メモリ系に行なう場合が多い。
そのため、先行命令の実行結果の如何によつて
は、先行命令以降の後続命令の処理を無効とし、
先行命令に連続する命令から実行を再開するよう
なことが度々生じる。このような場合、後続命令
の読出し要求による論理アドレスに対する実アド
レスが変換バツフアに存在しないこともあり、こ
のときアドレス変換機構は実行とは無関係なアド
レス変換を行なうことを強いられ、先行制御部お
よび実行制御部より見たメモリ系を閉じてしま
い、後続命令の命令語の論理アドレスに対応する
実アドレスを作成する無駄な処理が実行時間を遅
らす要因となつている。
は、先行命令以降の後続命令の処理を無効とし、
先行命令に連続する命令から実行を再開するよう
なことが度々生じる。このような場合、後続命令
の読出し要求による論理アドレスに対する実アド
レスが変換バツフアに存在しないこともあり、こ
のときアドレス変換機構は実行とは無関係なアド
レス変換を行なうことを強いられ、先行制御部お
よび実行制御部より見たメモリ系を閉じてしま
い、後続命令の命令語の論理アドレスに対応する
実アドレスを作成する無駄な処理が実行時間を遅
らす要因となつている。
本発明の目的は変換バツフアに要求論理アドレ
スに対応する実アドレスが存在しない場合に無駄
なアドレス変換の演算による実行時間の遅れを生
じさせないようにした情報処理装置を提供するこ
とにある。
スに対応する実アドレスが存在しない場合に無駄
なアドレス変換の演算による実行時間の遅れを生
じさせないようにした情報処理装置を提供するこ
とにある。
前記目的を達成するために本発明による情報処
理装置は論理アドレスに対応した実アドレスを格
納するアドレス変換バツフアと、このアドレス変
換バツフアに変換アドレスが存在しないとき、そ
の論理アドレスを対応の実アドレスに変換するア
ドレス変換機構とを有する情報処理装置におい
て、先行制御を行なうための読出し要求に、分岐
命令の処理結果が確定していないことを示すフラ
グを付加するとともに、前記アドレス変換バツフ
アに前記要求の論理アドレスの実アドレスが存在
しない場合に前記フラグの状態により、分岐命令
の処理結果を確定する実行制御部からのアドレス
変換開始信号またはアドレス変換破棄信号を待ち
合せ、前記アドレス変換開始信号またはアドレス
変換破棄信号を受けて前記アドレス変換機構を制
御するアドレス変換指令解読回路を設け、前記読
出し要求が有効なときは前記アドレス変換機構を
起動し、無効なときは前記アドレス変換機構の起
動を抑止するように構成してある。
理装置は論理アドレスに対応した実アドレスを格
納するアドレス変換バツフアと、このアドレス変
換バツフアに変換アドレスが存在しないとき、そ
の論理アドレスを対応の実アドレスに変換するア
ドレス変換機構とを有する情報処理装置におい
て、先行制御を行なうための読出し要求に、分岐
命令の処理結果が確定していないことを示すフラ
グを付加するとともに、前記アドレス変換バツフ
アに前記要求の論理アドレスの実アドレスが存在
しない場合に前記フラグの状態により、分岐命令
の処理結果を確定する実行制御部からのアドレス
変換開始信号またはアドレス変換破棄信号を待ち
合せ、前記アドレス変換開始信号またはアドレス
変換破棄信号を受けて前記アドレス変換機構を制
御するアドレス変換指令解読回路を設け、前記読
出し要求が有効なときは前記アドレス変換機構を
起動し、無効なときは前記アドレス変換機構の起
動を抑止するように構成してある。
前記構成によれば無駄になるアドレス変換機構
の動作を取り除き、実行時間の短縮化が実現で
き、本発明の目的は完全に達成される。
の動作を取り除き、実行時間の短縮化が実現で
き、本発明の目的は完全に達成される。
以下、図面を参照して本発明をさらに詳しく説
明する。
明する。
第１図は本発明による情報処理装置の一実施例
を示すブロツク図である。多くの大形情報処理装
置では過去アクセスしたことのある論理アドレス
について、その時にアドレス変換により求めた実
アドレスを論理アドレスとの対でアドレス変換バ
ツフア２１に格納しておきそれ以後、同一の論理
アドレスへのアクセスの際に、このアドレス変換
バツフア２１より論理アドレスに対応する実アド
レスを引出し、アドレス変換による時間的遅れを
極力生じさせないような構成にしている。しかし
この変換バツフア２１も制御方式および金物量の
制限などにより十分大きな容量を持つことは困難
であり、プログラムの性質上要求論理アドレスに
対応する実アドレスがアドレス変換バツフア２１
に存在しない場合も多く、このときは先行制御部
３および実行制御部４より発行したデータ転送要
求アドレス変換のためのいくつかの情報をキヤツ
シユメモリ２４または主記憶１よりデータバス１
２１，２１１を介して読出し、多くの時間を費し
て実アドレスを求め、その実アドレスによりキヤ
ツシユメモリ２４内または主記憶１内のデータを
読出し要求元にデータを転送しなければならな
い。したがつて不要なアドレス変換処理をさける
ことは性能向上に大いに寄与することになる。
を示すブロツク図である。多くの大形情報処理装
置では過去アクセスしたことのある論理アドレス
について、その時にアドレス変換により求めた実
アドレスを論理アドレスとの対でアドレス変換バ
ツフア２１に格納しておきそれ以後、同一の論理
アドレスへのアクセスの際に、このアドレス変換
バツフア２１より論理アドレスに対応する実アド
レスを引出し、アドレス変換による時間的遅れを
極力生じさせないような構成にしている。しかし
この変換バツフア２１も制御方式および金物量の
制限などにより十分大きな容量を持つことは困難
であり、プログラムの性質上要求論理アドレスに
対応する実アドレスがアドレス変換バツフア２１
に存在しない場合も多く、このときは先行制御部
３および実行制御部４より発行したデータ転送要
求アドレス変換のためのいくつかの情報をキヤツ
シユメモリ２４または主記憶１よりデータバス１
２１，２１１を介して読出し、多くの時間を費し
て実アドレスを求め、その実アドレスによりキヤ
ツシユメモリ２４内または主記憶１内のデータを
読出し要求元にデータを転送しなければならな
い。したがつて不要なアドレス変換処理をさける
ことは性能向上に大いに寄与することになる。
本発明はこの点に着目し、先行制御を行なつて
いるために実際は処理に使われるか否かが不確か
である。分岐命令に続く命令の読出し要求信号と
アドレス信号と、本要求の使用が不確かであるこ
とを指示するフラグ、すなわち変換指令待ち信号
を先行制御部３より、各信号線３２２，３２１，
３２３を介してバツフアメモリ制御回路２６に対
して送出する。
いるために実際は処理に使われるか否かが不確か
である。分岐命令に続く命令の読出し要求信号と
アドレス信号と、本要求の使用が不確かであるこ
とを指示するフラグ、すなわち変換指令待ち信号
を先行制御部３より、各信号線３２２，３２１，
３２３を介してバツフアメモリ制御回路２６に対
して送出する。
次にバツフアメモリ制御回路２６がアドレス変
換バツフア２１に信号線２５１を介して必要な論
理アドレス部を送ると、それに対応する実アドレ
スが存在するかどうかの検出信号が信号線２５２
を介してアドレス変換バツフア２１より報告され
る。これにより存在しないことが報告されるとバ
ツフアメモリ制御回路２６は変換待ち信号３２３
が付加されてきたことを付して制御線２６１から
アドレス変換要求をアドレス変換指令解読回路２
７へ送出し、アドレス変換指令解読回路２７はこ
のとき実行制御４からのアドレス変換開始または
破棄指令信号４４１を待ち合せる。
換バツフア２１に信号線２５１を介して必要な論
理アドレス部を送ると、それに対応する実アドレ
スが存在するかどうかの検出信号が信号線２５２
を介してアドレス変換バツフア２１より報告され
る。これにより存在しないことが報告されるとバ
ツフアメモリ制御回路２６は変換待ち信号３２３
が付加されてきたことを付して制御線２６１から
アドレス変換要求をアドレス変換指令解読回路２
７へ送出し、アドレス変換指令解読回路２７はこ
のとき実行制御４からのアドレス変換開始または
破棄指令信号４４１を待ち合せる。
そしてアドレス変換開始が指令される（分岐不
成功の場合）と、アドレス変換機構２８に対し信
号線２７１を介して変換指示を、一方、バツフア
メモリ制御回路２６はアドレス線２６２を介して
論理アドレスを送る。アドレス変換機構２８では
アドレス変換制御回路２２の制御の下でアドレス
変換器２５が起動され、変換に必要なテーブル情
報の索引が通常のデータ読出しと同様にデータ線
２６３を通してバツフアメモリ制御回路２６との
間で行なわれる。
成功の場合）と、アドレス変換機構２８に対し信
号線２７１を介して変換指示を、一方、バツフア
メモリ制御回路２６はアドレス線２６２を介して
論理アドレスを送る。アドレス変換機構２８では
アドレス変換制御回路２２の制御の下でアドレス
変換器２５が起動され、変換に必要なテーブル情
報の索引が通常のデータ読出しと同様にデータ線
２６３を通してバツフアメモリ制御回路２６との
間で行なわれる。
またアドレス変換破棄が指令される（分岐成功
の場合）と、バツフアメモリ制御回路２６のアド
レス変換要求を無視し、アドレス変換機構２８へ
の動作指示を破棄する。このようにして不要なア
ドレス変換機構の起動を抑止することにより、ア
ドレス変換バツフアから有効なアドレス変換デー
タを追出すのを防ぐとともに、後続の有効な読出
し要求に対するメモリバツフア制御部の早期使用
を可能にする。
の場合）と、バツフアメモリ制御回路２６のアド
レス変換要求を無視し、アドレス変換機構２８へ
の動作指示を破棄する。このようにして不要なア
ドレス変換機構の起動を抑止することにより、ア
ドレス変換バツフアから有効なアドレス変換デー
タを追出すのを防ぐとともに、後続の有効な読出
し要求に対するメモリバツフア制御部の早期使用
を可能にする。
本実施例では分岐命令に続く命令の予測先取り
の場合の例を説明したが、同様にして分岐先命令
の予測先取りをした場合に、分岐の不成功を検出
してアドレス変換機構の起動を抑止するときの不
要条件検出時のアドレス変換機構の起動を抑止す
る装置も可能である。
の場合の例を説明したが、同様にして分岐先命令
の予測先取りをした場合に、分岐の不成功を検出
してアドレス変換機構の起動を抑止するときの不
要条件検出時のアドレス変換機構の起動を抑止す
る装置も可能である。
以上の構成も含めて本発明は特許請求の範囲の
すべてに及ぶものである。
すべてに及ぶものである。
本発明は以上詳しく説明したように、データ読
出し要求に対してその論理アドレスの変換アドレ
スが存在しない場合アドレス変換指令待ち指示に
よりアドレス変換機構の起動を制御することによ
り情報処理装置の実行時間の高速化を計れる効果
がある。
出し要求に対してその論理アドレスの変換アドレ
スが存在しない場合アドレス変換指令待ち指示に
よりアドレス変換機構の起動を制御することによ
り情報処理装置の実行時間の高速化を計れる効果
がある。
第１図は本発明による情報処理装置の一実施例
の回路構成を示すブロツク図である。 １…主記憶、２…バツフアメモリ制御部、３…
先行制御部、４…実行制御部、２１…アドレス変
換制御部、２２…アドレス変換制御回路、２５…
アドレス変換器、２６…バツフアメモリ制御回
路、２７…アドレス変換指令解読回路、２８…ア
ドレス変換機構、２４…キヤツシユメモリ、１２
１…主記憶読出しデータパス、２１１…主記憶ア
ドレス及び主記憶書込みデータパス、２３１…命
令語及びオペランド語パス、２４１…オペランド
語パス、２６１…アドレス変換指示待ちアドレス
変換機構による変換要求信号線、２７１…アドレ
ス変換機構起動要求信号線、３２１…メモリ読
出、書込要求データパス、３２３…アドレス変換
指示待ち信号線、３４１…命令供給パス、４３１
…オペランド語要求パス、４４１…アドレス変換
機構起動開始、抑止指示信号線。
の回路構成を示すブロツク図である。 １…主記憶、２…バツフアメモリ制御部、３…
先行制御部、４…実行制御部、２１…アドレス変
換制御部、２２…アドレス変換制御回路、２５…
アドレス変換器、２６…バツフアメモリ制御回
路、２７…アドレス変換指令解読回路、２８…ア
ドレス変換機構、２４…キヤツシユメモリ、１２
１…主記憶読出しデータパス、２１１…主記憶ア
ドレス及び主記憶書込みデータパス、２３１…命
令語及びオペランド語パス、２４１…オペランド
語パス、２６１…アドレス変換指示待ちアドレス
変換機構による変換要求信号線、２７１…アドレ
ス変換機構起動要求信号線、３２１…メモリ読
出、書込要求データパス、３２３…アドレス変換
指示待ち信号線、３４１…命令供給パス、４３１
…オペランド語要求パス、４４１…アドレス変換
機構起動開始、抑止指示信号線。
Claims (1)
- １ 論理アドレスに対応した実アドレスを格納す
るアドレス変換バツフアと、このアドレス変換バ
ツフアに変換アドレスが存在しないとき、その論
理アドレスを対応の実アドレスに変換するアドレ
ス変換機構とを有する情報処理装置において、先
行制御を行うための読出し要求に、分岐命令の処
理結果が確定していないことを示すフラグを付加
するとともに、前記アドレス変換バツフアに前記
要求の論理アドレスの実アドレスが存在しない場
合に前記フラグの状態により、分岐命令の処理結
果を確定する実行制御部からのアドレス変換開始
信号またはアドレス変換破棄信号を待ち合わせ、
前記アドレス変換開始信号またはアドレス変換破
棄信号を受けて前記アドレス変換機構を制御する
アドレス変換指令解読回路を設け、前記読出し要
求が有効なときは前記アドレス変換機構を起動
し、無効なときは前記アドレス変換機構の起動を
抑止するように構成したことを特徴とする情報処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214134A JPS58115680A (ja) | 1981-12-28 | 1981-12-28 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214134A JPS58115680A (ja) | 1981-12-28 | 1981-12-28 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115680A JPS58115680A (ja) | 1983-07-09 |
| JPH0432415B2 true JPH0432415B2 (ja) | 1992-05-29 |
Family
ID=16650785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214134A Granted JPS58115680A (ja) | 1981-12-28 | 1981-12-28 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115680A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0827718B2 (ja) * | 1983-10-05 | 1996-03-21 | 株式会社日立製作所 | 情報処理装置 |
| JPS63197232A (ja) * | 1987-02-12 | 1988-08-16 | Toshiba Corp | マイクロプロセツサ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5931148B2 (ja) * | 1980-03-24 | 1984-07-31 | 富士通株式会社 | デ−タ処理装置 |
-
1981
- 1981-12-28 JP JP56214134A patent/JPS58115680A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58115680A (ja) | 1983-07-09 |
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