JPH04324196A - 音声信号処理装置 - Google Patents
音声信号処理装置Info
- Publication number
- JPH04324196A JPH04324196A JP3122617A JP12261791A JPH04324196A JP H04324196 A JPH04324196 A JP H04324196A JP 3122617 A JP3122617 A JP 3122617A JP 12261791 A JP12261791 A JP 12261791A JP H04324196 A JPH04324196 A JP H04324196A
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- audio signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は音声信号処理装置に関し
、特に音声信号のデータレート、即ち音程を変換する音
声信号処理装置に関するものである。
、特に音声信号のデータレート、即ち音程を変換する音
声信号処理装置に関するものである。
【０００２】
【従来の技術】図４は従来の音声信号処理装置を示し、
図において、２はデータ入力のアドレス指定とデータ出
力のアドレス指定とを共通の端子で行うシングルポート
メモリ、３はシングルポートメモリ２の書き込みアドレ
スを規則的に巡回させるための書き込みアドレスカウン
タ、４は書き込みアドレスカウンタ３と同じく、シング
ルポートメモリ２の読み出しアドレスを規則的に巡回さ
せるための読み出しアドレスカウンタ、５はシングルポ
ートメモリ２の書き込みと読み出しとを制御する読み／
書き制御回路、６は入力音声信号をディジタル信号に変
換するＡ／Ｄコンバータ、７は処理したディジタル音声
信号をアナログ信号に変換するＤ／Ａコンバータである
。
図において、２はデータ入力のアドレス指定とデータ出
力のアドレス指定とを共通の端子で行うシングルポート
メモリ、３はシングルポートメモリ２の書き込みアドレ
スを規則的に巡回させるための書き込みアドレスカウン
タ、４は書き込みアドレスカウンタ３と同じく、シング
ルポートメモリ２の読み出しアドレスを規則的に巡回さ
せるための読み出しアドレスカウンタ、５はシングルポ
ートメモリ２の書き込みと読み出しとを制御する読み／
書き制御回路、６は入力音声信号をディジタル信号に変
換するＡ／Ｄコンバータ、７は処理したディジタル音声
信号をアナログ信号に変換するＤ／Ａコンバータである
。
【０００３】次に動作について説明する。音声信号処理
装置の機能は、入力音声信号のデータレート、即ち音程
を変換することである。説明を簡略にするため、音程を
２倍にする（１オクターブ上昇）場合を例にとる。図２
はその動作を簡単に説明するため、入力波形，メモリ入
力データ，メモリ出力データ，出力波形の時間変化を示
したものである。
装置の機能は、入力音声信号のデータレート、即ち音程
を変換することである。説明を簡略にするため、音程を
２倍にする（１オクターブ上昇）場合を例にとる。図２
はその動作を簡単に説明するため、入力波形，メモリ入
力データ，メモリ出力データ，出力波形の時間変化を示
したものである。
【０００４】入力音声信号はＡ／Ｄコンバータ６でディ
ジタル信号に変換され、シングルポートメモリ２に入力
、即ち書き込まれる。このとき、シングルポートメモリ
２の書き込みアドレス番地は０からｎ−１までを規則的
に巡回しているので、シングルポートメモリ２に書き込
まれるデータの数はｎ個である。書き込みアドレスは読
み出しアドレスと同じ規則で巡回しているが、巡回の周
期は読み出しアドレスの半分に設定されている。このた
め、読み出されるデータレートは書き込みのデータレー
トの２倍の速度となり、これをＤ／Ａコンバータ７でア
ナログ信号に変換すると出力波形の周波数が入力音声信
号の波形の周波数の２倍となり、即ち音程は２倍（１オ
クターブ上昇）に変換されたことになる。但し、読み出
しアドレスの巡回周期は書き込みアドレスの半分で行わ
れるため、書き込みアドレス１周期間に読み出しアドレ
スを２回巡回させることによって時間軸の補正を行って
いる。従って、出力波形は書き込みアドレス巡回周期間
の入力波形を２回繰り返すことになり、このつなぎの部
分での聴感上の違和感を抑制するため、書き込みアドレ
ス巡回周期は入力音声信号の周波数帯域に応じて決定さ
れる。
ジタル信号に変換され、シングルポートメモリ２に入力
、即ち書き込まれる。このとき、シングルポートメモリ
２の書き込みアドレス番地は０からｎ−１までを規則的
に巡回しているので、シングルポートメモリ２に書き込
まれるデータの数はｎ個である。書き込みアドレスは読
み出しアドレスと同じ規則で巡回しているが、巡回の周
期は読み出しアドレスの半分に設定されている。このた
め、読み出されるデータレートは書き込みのデータレー
トの２倍の速度となり、これをＤ／Ａコンバータ７でア
ナログ信号に変換すると出力波形の周波数が入力音声信
号の波形の周波数の２倍となり、即ち音程は２倍（１オ
クターブ上昇）に変換されたことになる。但し、読み出
しアドレスの巡回周期は書き込みアドレスの半分で行わ
れるため、書き込みアドレス１周期間に読み出しアドレ
スを２回巡回させることによって時間軸の補正を行って
いる。従って、出力波形は書き込みアドレス巡回周期間
の入力波形を２回繰り返すことになり、このつなぎの部
分での聴感上の違和感を抑制するため、書き込みアドレ
ス巡回周期は入力音声信号の周波数帯域に応じて決定さ
れる。
【０００４】続いて詳細な動作を図４，図５を参照しな
がら説明する。図５はＡ／Ｄコンバータで入力音声信号
をディジタル化する際のサンプリングクロック，メモリ
データ入出力，書き込みアドレスカウンタ３，読み出し
アドレスカウンタ４，読み／書き制御回路５の各出力波
形の時間変化を示した図である。入力音声信号はＡ／Ｄ
コンバータ６でディジタル信号に変換された後、サンプ
リングクロックに同期してシングルポートメモリ２に入
力される。書き込みアドレスカウンタ３は、サンプリン
グクロックの感覚と同じ周期でアドレス番地の最小位ビ
ットを変化させている。同図では説明を簡略化するため
、書き込みアドレスカウンタ３はＷＡ０ 〜ＷＡ７ ま
で８カウントで巡回しているものとする。また、読み出
しアドレスカウンタ４は書き込みアドレスカウンタ３と
同じ規則、つまりＲＡ０ 〜ＲＡ７ までの８カウント
で巡回しているが、その速度は２倍で動作している。し
かしながらシングルポートタイプのメモリ２では、書き
込むアドレスと読み出すアドレスの指定を共通のアドレ
ス端子で行うため、サンプリングクロック１周期間に書
き込み１回と読み出し２回とを行うには、書き込みアド
レスカウンタ３の出力と読み出しアドレスカウンタ４の
出力とを重畳させてシングルポートメモリ２のアドレス
端子に与える必要があり、読み／書き制御回路５では同
図に示した読み／書き制御アドレス出力と読み／書き制
御信号とが生成される。
がら説明する。図５はＡ／Ｄコンバータで入力音声信号
をディジタル化する際のサンプリングクロック，メモリ
データ入出力，書き込みアドレスカウンタ３，読み出し
アドレスカウンタ４，読み／書き制御回路５の各出力波
形の時間変化を示した図である。入力音声信号はＡ／Ｄ
コンバータ６でディジタル信号に変換された後、サンプ
リングクロックに同期してシングルポートメモリ２に入
力される。書き込みアドレスカウンタ３は、サンプリン
グクロックの感覚と同じ周期でアドレス番地の最小位ビ
ットを変化させている。同図では説明を簡略化するため
、書き込みアドレスカウンタ３はＷＡ０ 〜ＷＡ７ ま
で８カウントで巡回しているものとする。また、読み出
しアドレスカウンタ４は書き込みアドレスカウンタ３と
同じ規則、つまりＲＡ０ 〜ＲＡ７ までの８カウント
で巡回しているが、その速度は２倍で動作している。し
かしながらシングルポートタイプのメモリ２では、書き
込むアドレスと読み出すアドレスの指定を共通のアドレ
ス端子で行うため、サンプリングクロック１周期間に書
き込み１回と読み出し２回とを行うには、書き込みアド
レスカウンタ３の出力と読み出しアドレスカウンタ４の
出力とを重畳させてシングルポートメモリ２のアドレス
端子に与える必要があり、読み／書き制御回路５では同
図に示した読み／書き制御アドレス出力と読み／書き制
御信号とが生成される。
【０００５】
【発明が解決しようとする課題】従来の音声信号処理装
置は以上のように構成されており、シングルポートタイ
プのメモリ２を用いていたため、書き込みのアドレス指
定と読み出しのアドレス指定とを共通のアドレス端子で
行わなければならず、書き込みアドレスと読み出しアド
レスとを重畳させる読み／書き制御回路５が必要となり
、また読み出しの速度を変更する度に書き込みアドレス
と読み出しアドレスとの重畳方法も変更する必要がある
ので、読み／書き制御回路５は複雑になるなどの問題点
があった。
置は以上のように構成されており、シングルポートタイ
プのメモリ２を用いていたため、書き込みのアドレス指
定と読み出しのアドレス指定とを共通のアドレス端子で
行わなければならず、書き込みアドレスと読み出しアド
レスとを重畳させる読み／書き制御回路５が必要となり
、また読み出しの速度を変更する度に書き込みアドレス
と読み出しアドレスとの重畳方法も変更する必要がある
ので、読み／書き制御回路５は複雑になるなどの問題点
があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、書き込みアドレスと読み出しア
ドレスの指定方法を簡略化した音声信号処理装置を得る
ことを目的とする。
ためになされたもので、書き込みアドレスと読み出しア
ドレスの指定方法を簡略化した音声信号処理装置を得る
ことを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る音声信号
処理装置は、独立して設けられたデータ入力ポートとデ
ータ出力ポートを有し、両ポート専用にアドレス指定が
可能なデュアルポートメモリと、音声信号をディジタル
化してデュアルポートメモリのデータ入力ポートに入力
する手段と、音声信号をディジタル化する際のサンプリ
ング間隔と同じ周期で変化しかつ規則的に巡回するアド
レス番地を、データ入力ポート用のアドレス入力に与え
る書き込みアドレスカウンタと、サンプリング間隔と異
なる速度の周期で変化しかつ上記巡回規則と同じ規則で
巡回するアドレス番地を、データ出力ポート用のアドレ
ス入力に与える読み出しアドレスカウンタと、デュアル
ポートメモリのデータ出力ポートより出力されたディジ
タル音声信号をアナログ音声信号に変換する手段とを備
えたものである。
処理装置は、独立して設けられたデータ入力ポートとデ
ータ出力ポートを有し、両ポート専用にアドレス指定が
可能なデュアルポートメモリと、音声信号をディジタル
化してデュアルポートメモリのデータ入力ポートに入力
する手段と、音声信号をディジタル化する際のサンプリ
ング間隔と同じ周期で変化しかつ規則的に巡回するアド
レス番地を、データ入力ポート用のアドレス入力に与え
る書き込みアドレスカウンタと、サンプリング間隔と異
なる速度の周期で変化しかつ上記巡回規則と同じ規則で
巡回するアドレス番地を、データ出力ポート用のアドレ
ス入力に与える読み出しアドレスカウンタと、デュアル
ポートメモリのデータ出力ポートより出力されたディジ
タル音声信号をアナログ音声信号に変換する手段とを備
えたものである。
【０００８】
【作用】この発明における音声信号処理装置は、独立し
て設けられたデータ入力ポートとデータ出力ポートを有
し、両ポート専用にアドレス指定が可能なデュアルポー
トメモリを用い、書き込みアドレスカウンタがデータ入
力ポート用のアドレス入力に直接与える書き込みアドレ
スとは異なる速度で変化しかつ該書き込みアドレスと同
じ規則で巡回する読み出しアドレスを、読み出しアドレ
スカウンタからデータ出力ポートのアドレス入力に直接
与える構成としたので、読み／書き制御回路を不要とで
き、読み出しアドレスカウンタの動作速度を変化させる
だけで、データ出力ポートからの出力データレートを容
易に変化させることができる。
て設けられたデータ入力ポートとデータ出力ポートを有
し、両ポート専用にアドレス指定が可能なデュアルポー
トメモリを用い、書き込みアドレスカウンタがデータ入
力ポート用のアドレス入力に直接与える書き込みアドレ
スとは異なる速度で変化しかつ該書き込みアドレスと同
じ規則で巡回する読み出しアドレスを、読み出しアドレ
スカウンタからデータ出力ポートのアドレス入力に直接
与える構成としたので、読み／書き制御回路を不要とで
き、読み出しアドレスカウンタの動作速度を変化させる
だけで、データ出力ポートからの出力データレートを容
易に変化させることができる。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例による音声信号処理装置
を示す図であり、図において、図４と同一符号は同一部
分を示し、１はデュアルポートメモリである。この実施
例にて従来の音声信号処理装置と異なっている点は、シ
ングルポートメモリ２の代わりにデュアルポートメモリ
１を使用して読み／書き制御回路を省略し、書き込みア
ドレスカウンタ３と読み出しアドレスカウンタ４の出力
を直接デュアルポートメモリ１に与えるようにしたこと
である。また図３は、本発明の一実施例による音声信号
処理装置の各部の波形の時間変化を示した図である。
する。図１は本発明の一実施例による音声信号処理装置
を示す図であり、図において、図４と同一符号は同一部
分を示し、１はデュアルポートメモリである。この実施
例にて従来の音声信号処理装置と異なっている点は、シ
ングルポートメモリ２の代わりにデュアルポートメモリ
１を使用して読み／書き制御回路を省略し、書き込みア
ドレスカウンタ３と読み出しアドレスカウンタ４の出力
を直接デュアルポートメモリ１に与えるようにしたこと
である。また図３は、本発明の一実施例による音声信号
処理装置の各部の波形の時間変化を示した図である。
【００１０】次に動作について説明する。そのうち、図
２を用いて説明した音程を２倍（１オクターブ上昇）に
する動作は従来のものと同一であるため省略し、従来の
音声信号処理装置と異なる点を図３を参照しながら説明
する。デュアルポートメモリ１の第１のポート１１は入
力専用に設定されており、この第１のポート１１用のア
ドレス入力１３には書き込みアドレスカウンタ３からの
出力が与えられる。また、第２のポート１２は出力専用
に設定されており、この第２のポート１２用のアドレス
入力１４には読み出しアドレスカウンタ４からの出力が
与えられる。書き込みアドレスカウンタ３及び読み出し
アドレスカウンタ４は従来のものと同様に、ここではＷ
Ａ０ 〜ＷＡ７ ，ＲＡ０ 〜ＲＡ７ までの８カウン
トで巡回しているものとし、読み出しアドレス巡回周期
は書き込みアドレス巡回周期の半分である。これらのア
ドレスカウンタ３，４の出力がそれぞれ、直接デュアル
ポートメモリ１のデータ入力ポート用のアドレス入力１
３，データ出力ポート用のアドレス入力１４に与えられ
るので、デュアルポートメモリ１への書き込みと読み出
しとは独立して行われ、容易に入力データの２倍のデー
タレートで読み出すことができる。
２を用いて説明した音程を２倍（１オクターブ上昇）に
する動作は従来のものと同一であるため省略し、従来の
音声信号処理装置と異なる点を図３を参照しながら説明
する。デュアルポートメモリ１の第１のポート１１は入
力専用に設定されており、この第１のポート１１用のア
ドレス入力１３には書き込みアドレスカウンタ３からの
出力が与えられる。また、第２のポート１２は出力専用
に設定されており、この第２のポート１２用のアドレス
入力１４には読み出しアドレスカウンタ４からの出力が
与えられる。書き込みアドレスカウンタ３及び読み出し
アドレスカウンタ４は従来のものと同様に、ここではＷ
Ａ０ 〜ＷＡ７ ，ＲＡ０ 〜ＲＡ７ までの８カウン
トで巡回しているものとし、読み出しアドレス巡回周期
は書き込みアドレス巡回周期の半分である。これらのア
ドレスカウンタ３，４の出力がそれぞれ、直接デュアル
ポートメモリ１のデータ入力ポート用のアドレス入力１
３，データ出力ポート用のアドレス入力１４に与えられ
るので、デュアルポートメモリ１への書き込みと読み出
しとは独立して行われ、容易に入力データの２倍のデー
タレートで読み出すことができる。
【００１１】本実施例においては上述のように、独立し
て設けられたデータ入力ポート１１とデータ出力ポート
１２を有し、両ポート専用にアドレス指定が可能なデュ
アルポートメモリ１を用い、書き込みアドレスカウンタ
３が、音声信号をディジタル化する際のサンプリング間
隔と同じ周期で変化し規則的に巡回する書き込みアドレ
スをデータ入力ポート１１用のアドレス入力１３へ直接
与え、読み出しアドレスカウンタ４が、書き込みアドレ
スとは異なる速度で変化しかつその書き込みアドレスと
同じ規則で巡回する読み出しアドレスを、データ出力ポ
ート１２用のアドレス入力１４に直接与える構成とした
から、読み／書き制御回路５を不要とでき、また読み出
しアドレスカウンタ４の動作速度を変化させるだけで、
デュアルポートメモリ１のデータ出力ポート１２からの
出力データレートを容易に変化させることができる。
て設けられたデータ入力ポート１１とデータ出力ポート
１２を有し、両ポート専用にアドレス指定が可能なデュ
アルポートメモリ１を用い、書き込みアドレスカウンタ
３が、音声信号をディジタル化する際のサンプリング間
隔と同じ周期で変化し規則的に巡回する書き込みアドレ
スをデータ入力ポート１１用のアドレス入力１３へ直接
与え、読み出しアドレスカウンタ４が、書き込みアドレ
スとは異なる速度で変化しかつその書き込みアドレスと
同じ規則で巡回する読み出しアドレスを、データ出力ポ
ート１２用のアドレス入力１４に直接与える構成とした
から、読み／書き制御回路５を不要とでき、また読み出
しアドレスカウンタ４の動作速度を変化させるだけで、
デュアルポートメモリ１のデータ出力ポート１２からの
出力データレートを容易に変化させることができる。
【００１２】
【発明の効果】以上のようにこの発明によれば、独立し
て設けられたデータ入力ポートとデータ出力ポートを有
し、両ポート専用にアドレス指定が可能なデュアルポー
トメモリを用い、書き込みアドレスカウンタがデータ入
力ポート用のアドレス入力に直接与える書き込みアドレ
スとは異なる速度で変化しかつその書き込みアドレスと
同じ規則で巡回する読み出しアドレスを、読み出しアド
レスカウンタからデータ出力ポートのアドレス入力に直
接与える構成としたので、デュアルポートメモリへの書
き込みと読み出しのアドレス番地を各ポートのアドレス
に独立して与えることができるため、アドレスの指定方
法が簡略化され、読み／書き制御回路を不要とでき、ま
た読み出しのアドレスカウンタの動作速度を変化させる
だけで、データ出力ポートからデータを読み出す読み出
しデータレートを容易に変化できる音声信号処理装置を
得られる効果がある。
て設けられたデータ入力ポートとデータ出力ポートを有
し、両ポート専用にアドレス指定が可能なデュアルポー
トメモリを用い、書き込みアドレスカウンタがデータ入
力ポート用のアドレス入力に直接与える書き込みアドレ
スとは異なる速度で変化しかつその書き込みアドレスと
同じ規則で巡回する読み出しアドレスを、読み出しアド
レスカウンタからデータ出力ポートのアドレス入力に直
接与える構成としたので、デュアルポートメモリへの書
き込みと読み出しのアドレス番地を各ポートのアドレス
に独立して与えることができるため、アドレスの指定方
法が簡略化され、読み／書き制御回路を不要とでき、ま
た読み出しのアドレスカウンタの動作速度を変化させる
だけで、データ出力ポートからデータを読み出す読み出
しデータレートを容易に変化できる音声信号処理装置を
得られる効果がある。
【図１】この発明の一実施例による音声信号処理装置を
示す図である。
示す図である。
【図２】入力音声信号の音程を２倍にする動作を示す図
である。
である。
【図３】この発明の一実施例による音声信号処理装置に
おける各部の波形の時間変化を示す図である。
おける各部の波形の時間変化を示す図である。
【図４】従来の音声信号処理装置を示す図である。
【図５】従来の音声信号処理装置における各部の波形の
時間変化を示す図である。
時間変化を示す図である。
１ デュアルポートメモリ
３ 書き込みアドレスカウンタ
４ 読み出しアドレスカウンタ
６ Ａ／Ｄコンバータ
７ Ｄ／Ａコンバータ
Claims (1)
- 【請求項１】 独立して設けられたデータ入力ポート
とデータ出力ポートを有し、該両ポート専用にアドレス
指定が可能なデュアルポートメモリと、音声信号をディ
ジタル化して上記デュアルポートメモリの上記データ入
力ポートに入力する手段と、上記音声信号をディジタル
化する際のサンプリング間隔と同じ周期で変化しかつ規
則的に巡回するアドレス番地を、上記データ入力ポート
用のアドレス入力に与える書き込みアドレスカウンタと
、上記サンプリング間隔と異なる速度の周期で変化しか
つ上記巡回規則と同じ規則で巡回するアドレス番地を、
上記データ出力ポート用のアドレス入力に与える読み出
しアドレスカウンタと、上記デュアルポートメモリの上
記データ出力ポートより出力されたディジタル音声信号
をアナログ音声信号に変換する手段とを備えたことを特
徴とする音声信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122617A JPH04324196A (ja) | 1991-04-23 | 1991-04-23 | 音声信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122617A JPH04324196A (ja) | 1991-04-23 | 1991-04-23 | 音声信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324196A true JPH04324196A (ja) | 1992-11-13 |
Family
ID=14840393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3122617A Pending JPH04324196A (ja) | 1991-04-23 | 1991-04-23 | 音声信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324196A (ja) |
-
1991
- 1991-04-23 JP JP3122617A patent/JPH04324196A/ja active Pending
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