JPH03181280A - ディジタル画像メモリ装置 - Google Patents
ディジタル画像メモリ装置Info
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- JPH03181280A JPH03181280A JP1319920A JP31992089A JPH03181280A JP H03181280 A JPH03181280 A JP H03181280A JP 1319920 A JP1319920 A JP 1319920A JP 31992089 A JP31992089 A JP 31992089A JP H03181280 A JPH03181280 A JP H03181280A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 6
- 230000004044 response Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Studio Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル画像メモリ装置に関し、特にテレビ
ジョンの特殊効実用のディジタル画像メモリ装置に関す
る。
ジョンの特殊効実用のディジタル画像メモリ装置に関す
る。
かかるディジタル画像メモリ装置は、画素の座標点の間
を補間して新しく画素データをつくるために、任意の座
標（Ｘ、Ｙ）ならびにその近傍の座標（Ｘ＋１．Ｙ）、
（Ｘ、Ｙ＋１）、（Ｘ＋１ 。
を補間して新しく画素データをつくるために、任意の座
標（Ｘ、Ｙ）ならびにその近傍の座標（Ｘ＋１．Ｙ）、
（Ｘ、Ｙ＋１）、（Ｘ＋１ 。
Ｙ＋１〉の４点の座標の画素データを同時に読出す必要
がある。
がある。
そのため、従来は、メモリ部を４個のメモリチップで構
成し、これらメモリチップに同じディジタル画像の画素
データを並列に書込み、それぞれのメモリチップから各
１座標点、計４座標点の画素データを同時に読出すよう
に構成されていた。
成し、これらメモリチップに同じディジタル画像の画素
データを並列に書込み、それぞれのメモリチップから各
１座標点、計４座標点の画素データを同時に読出すよう
に構成されていた。
上述した従来のディジタル画像メモリ装置は、ＮＴＳＣ
信号の動作速度には対応できるが、メモリチップの応答
速度の制約から、高品位テレビジョン信号のように速い
動作速度には対応できない欠点がある。
信号の動作速度には対応できるが、メモリチップの応答
速度の制約から、高品位テレビジョン信号のように速い
動作速度には対応できない欠点がある。
本発明の目的は、メモリチップの応答速度を上げること
なく高速で動作できるディジタル画像メモリ装置を提供
することにある。
なく高速で動作できるディジタル画像メモリ装置を提供
することにある。
本発明のディジタル画像メモリ装置は、ディジタル画像
の順次入力する画素データをＮ組（Ｎは２以上の整数）
に直列並列変換する直列−並列変換器と、この直列−並
列変換器が出力した前記Ｎ組の前記画素データをそれぞ
れ書込み前記ディジタル画像の横軸及び縦軸をＸ及びＹ
として任意の座標（Ｘ、Ｙ）ならびにこの座標（Ｘ、Ｙ
）の近傍の座標（Ｘ＋１．Ｙ）、（Ｘ、Ｙ＋１）及び（
Ｘ＋１．Ｙ＋１）の４点の前記画素データをそれぞれ読
出し可能なＮ個の記憶手段と、これら記憶手段が出力し
た４Ｎ点の前記画素データからなるパラレルデータを前
記４点の前記画素データからなるパラレルデータに並列
直列変換する並列−直列変換器とを備えている。
の順次入力する画素データをＮ組（Ｎは２以上の整数）
に直列並列変換する直列−並列変換器と、この直列−並
列変換器が出力した前記Ｎ組の前記画素データをそれぞ
れ書込み前記ディジタル画像の横軸及び縦軸をＸ及びＹ
として任意の座標（Ｘ、Ｙ）ならびにこの座標（Ｘ、Ｙ
）の近傍の座標（Ｘ＋１．Ｙ）、（Ｘ、Ｙ＋１）及び（
Ｘ＋１．Ｙ＋１）の４点の前記画素データをそれぞれ読
出し可能なＮ個の記憶手段と、これら記憶手段が出力し
た４Ｎ点の前記画素データからなるパラレルデータを前
記４点の前記画素データからなるパラレルデータに並列
直列変換する並列−直列変換器とを備えている。
本発明のディジタル画像メモリ装置が備える前記記憶手
段のそれぞれに４Ｎ個のメモリチップを含んでいてもよ
い。
段のそれぞれに４Ｎ個のメモリチップを含んでいてもよ
い。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、２０は直列−並列変換器であり、入力
端子１０から１座標点ずつ順次入力したディジタル画像
の画素データをＮ組（Ｎは２以上の整数）に直列並列変
換する。直列−並列変換器２０はシフトレジスタによっ
て構成できる。
端子１０から１座標点ずつ順次入力したディジタル画像
の画素データをＮ組（Ｎは２以上の整数）に直列並列変
換する。直列−並列変換器２０はシフトレジスタによっ
て構成できる。
３１〜３Ｎはメモリ部であり、それぞれ４Ｎ個のメモリ
チップを含んでいる。直列−並列変換器２０からメモリ
部３１〜３ＮのそれぞれにＮ座標点の画素データが同時
に入力する。これらＮ座標点の画素データはメモリ部３
１〜３Ｎのそれぞれのメモリチップに書込まれる。この
とき、１つの画素データを４つのメモリチップに並列に
書込む。
チップを含んでいる。直列−並列変換器２０からメモリ
部３１〜３ＮのそれぞれにＮ座標点の画素データが同時
に入力する。これらＮ座標点の画素データはメモリ部３
１〜３Ｎのそれぞれのメモリチップに書込まれる。この
とき、１つの画素データを４つのメモリチップに並列に
書込む。
５０はこの書込みの番地を発生する書込番地発生器であ
る。
る。
６０は読出番地発生器である。ディジタル画像の横軸を
Ｘ、縦軸をＹとすると、読出番地発生器６０は任意の座
標（Ｘ、Ｙ）とその近傍の座標（Ｘ＋１．Ｙ）、（Ｘ、
Ｙ＋１）、（Ｘ＋１．Ｙ＋１〉との４座標点の画素デー
タの読出番地を同時にＮ組発生する。これらＮ組の読出
番地はメモリ部３１〜３Ｎに１対１で送られ、メモリ部
３１〜３Ｎはそれぞれ４個の画素データを同時に読出す
。
Ｘ、縦軸をＹとすると、読出番地発生器６０は任意の座
標（Ｘ、Ｙ）とその近傍の座標（Ｘ＋１．Ｙ）、（Ｘ、
Ｙ＋１）、（Ｘ＋１．Ｙ＋１〉との４座標点の画素デー
タの読出番地を同時にＮ組発生する。これらＮ組の読出
番地はメモリ部３１〜３Ｎに１対１で送られ、メモリ部
３１〜３Ｎはそれぞれ４個の画素データを同時に読出す
。
４０は並列−直列変換器であり、メモリ部３１〜３Ｎが
読出した４Ｎ個の画素データを４個の画素データからな
るパラレルデータに並列直列変換し、出力端子７０へ出
力する。
読出した４Ｎ個の画素データを４個の画素データからな
るパラレルデータに並列直列変換し、出力端子７０へ出
力する。
入力端子１０から入力する画素データのクロ・ンクと出
力端子７０から出力する画素データのクロックとは同じ
であり、メモリ部３１〜３Ｎの書込み及び読出しの動作
クロックのＮ倍になっている。
力端子７０から出力する画素データのクロックとは同じ
であり、メモリ部３１〜３Ｎの書込み及び読出しの動作
クロックのＮ倍になっている。
以上説明したように本発明は、同時に４点の画素データ
を読出しできる記憶手段を複数設け、これら記憶手段に
画素データを書込み４個の画素データを同時に読出す動
作を記憶手段の数だけ並列に行って記憶手段を構成する
メモリ部・ンプのこれら書込み読出し動作の処理速度を
ディジタル画像信号の速度より記憶手段の数だけ遅くす
ることにより、メモリチップの応答速度を上げることな
く高速で動作することができる効果がある。
を読出しできる記憶手段を複数設け、これら記憶手段に
画素データを書込み４個の画素データを同時に読出す動
作を記憶手段の数だけ並列に行って記憶手段を構成する
メモリ部・ンプのこれら書込み読出し動作の処理速度を
ディジタル画像信号の速度より記憶手段の数だけ遅くす
ることにより、メモリチップの応答速度を上げることな
く高速で動作することができる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図である。
２０・・・直列−並列変換器、３１〜３Ｎ・・・メモリ
部、４０・・・並列−直列変換器、５０・・・書込番地
発土器、 ６ Ｏ・・・読出番地発生器。
部、４０・・・並列−直列変換器、５０・・・書込番地
発土器、 ６ Ｏ・・・読出番地発生器。
Claims (1)
- 【特許請求の範囲】 １、ディジタル画像の順次入力する画素データをＮ組（
Ｎは２以上の整数）に直列並列変換する直列−並列変換
器と、この直列−並列変換器が出力した前記Ｎ組の前記
画素データをそれぞれ書込み前記ディジタル画像の横軸
及び縦軸をＸ及びＹとして任意の座標（Ｘ、Ｙ）ならび
にこの座標（Ｘ、Ｙ）の近傍の座標（Ｘ＋１、Ｙ）、（
Ｘ、Ｙ＋１）及び（Ｘ＋１、Ｙ＋１）の４点の前記画素
データをそれぞれ読出し可能なＮ個の記憶手段と、これ
ら記憶手段が出力した４Ｎ点の前記画素データからなる
パラレルデータを前記４点の前記画素データからなるパ
ラレルデータに並列直列変換する並列−直列変換器とを
備えたことを特徴とするディジタル画像メモリ装置。 ２、前記記憶手段のそれぞれに４Ｎ個のメモリチップを
含むことを特徴とする請求項１記載のディジタル画像メ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319920A JPH03181280A (ja) | 1989-12-08 | 1989-12-08 | ディジタル画像メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319920A JPH03181280A (ja) | 1989-12-08 | 1989-12-08 | ディジタル画像メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03181280A true JPH03181280A (ja) | 1991-08-07 |
Family
ID=18115707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319920A Pending JPH03181280A (ja) | 1989-12-08 | 1989-12-08 | ディジタル画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03181280A (ja) |
-
1989
- 1989-12-08 JP JP1319920A patent/JPH03181280A/ja active Pending
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