JPH04324757A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04324757A JPH04324757A JP3122650A JP12265091A JPH04324757A JP H04324757 A JPH04324757 A JP H04324757A JP 3122650 A JP3122650 A JP 3122650A JP 12265091 A JP12265091 A JP 12265091A JP H04324757 A JPH04324757 A JP H04324757A
- Authority
- JP
- Japan
- Prior art keywords
- black level
- image signal
- semiconductor integrated
- integrated circuit
- shading distortion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ファクシミリ等の画
像処理装置のシェーディング歪みを補正する半導体集積
回路装置に関するものである。
像処理装置のシェーディング歪みを補正する半導体集積
回路装置に関するものである。
【０００２】
【従来の技術】イメージセンサを用いた画像読み取り装
置においては、イメージセンサの特性によって生じる高
周波ひずみやシェーディングと呼ばれるひずみ、即ち光
源やレンズの特性によって原稿両端部で光量が低下する
緩やかなひずみとがある。このようなひずみを含む読み
取り系で光電変換された画像信号より正確な画像を再生
するためには、こうしたひずみを除去するひずみ補正装
置が必要である。
置においては、イメージセンサの特性によって生じる高
周波ひずみやシェーディングと呼ばれるひずみ、即ち光
源やレンズの特性によって原稿両端部で光量が低下する
緩やかなひずみとがある。このようなひずみを含む読み
取り系で光電変換された画像信号より正確な画像を再生
するためには、こうしたひずみを除去するひずみ補正装
置が必要である。
【０００３】かかるシェーディング歪み補正装置の従来
例としては、例えば図２に示すようなものがある。この
従来のシェーディング歪み補正装置は、アナログ画像信
号ＡＳＩＧをデジタル画像信号に変換するＡ／Ｄ変換器
１と、イメージセンサの各画素ビット毎の基準黒レベル
を記憶しているメモリ２と、前記基準黒レベルの補数を
生成するインバータ３と、前記デジタル画像信号と前記
基準黒レンズの補数とを加算する加算器４と、前記加算
器の出力に白レベルのシェーディング歪み補正を施す白
レベル補正回路５とで構成される。なお、６は前記メモ
リ２，インバータ３および加算器４で構成される黒レベ
ル補正回路で、ｎは量子化ビット数を表わす。
例としては、例えば図２に示すようなものがある。この
従来のシェーディング歪み補正装置は、アナログ画像信
号ＡＳＩＧをデジタル画像信号に変換するＡ／Ｄ変換器
１と、イメージセンサの各画素ビット毎の基準黒レベル
を記憶しているメモリ２と、前記基準黒レベルの補数を
生成するインバータ３と、前記デジタル画像信号と前記
基準黒レンズの補数とを加算する加算器４と、前記加算
器の出力に白レベルのシェーディング歪み補正を施す白
レベル補正回路５とで構成される。なお、６は前記メモ
リ２，インバータ３および加算器４で構成される黒レベ
ル補正回路で、ｎは量子化ビット数を表わす。
【０００４】次に動作について説明する。インバータか
ら出力されたアナログ画像信号ＡＳＩＧはＡ／Ｄ変換器
１に入力される。このＡ／Ｄ変換器１はアナログ画像信
号ＡＳＩＧをｎビットのデジタル画像信号に変換して出
力する。メモリ２はインバータの基準黒レベルを１ライ
ン走査分記憶している。前記デジタル画像信号は、一画
素毎に黒レベル補正回路６で、
ら出力されたアナログ画像信号ＡＳＩＧはＡ／Ｄ変換器
１に入力される。このＡ／Ｄ変換器１はアナログ画像信
号ＡＳＩＧをｎビットのデジタル画像信号に変換して出
力する。メモリ２はインバータの基準黒レベルを１ライ
ン走査分記憶している。前記デジタル画像信号は、一画
素毎に黒レベル補正回路６で、
【０００５】
（デジタル画像信号）−（基準黒レベル）＝Ｖ
【０００
６】の処理が施される。なお、Ｖは黒レベルのシェーデ
ィング歪み補正後の画像信号である。
６】の処理が施される。なお、Ｖは黒レベルのシェーデ
ィング歪み補正後の画像信号である。
【０００７】次に、白レベル補正回路５で、以下の白レ
ベルのシェーディング歪み補正が施される。
ベルのシェーディング歪み補正が施される。
【０００８】（Ｖ×２ｎ ）／（基準白レベル）
【００
０９】ここで、ｎはアナログ画像信号の量子化ビット数
である。
０９】ここで、ｎはアナログ画像信号の量子化ビット数
である。
【００１０】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、デジタル画像
信号は本来は、基準黒レベルより小さい値にはならない
。ところが、ノイズ等の外乱によりＡ／Ｄ変換器が誤動
作してデジタル画像信号が基準黒レベルより小さい値に
なった時、黒レベルのシェーディング歪み補正後の画像
信号が白レベル側に大きく振れてしまうという問題があ
った。
装置は以上のように構成されているので、デジタル画像
信号は本来は、基準黒レベルより小さい値にはならない
。ところが、ノイズ等の外乱によりＡ／Ｄ変換器が誤動
作してデジタル画像信号が基準黒レベルより小さい値に
なった時、黒レベルのシェーディング歪み補正後の画像
信号が白レベル側に大きく振れてしまうという問題があ
った。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、デジタル画像信号が基準黒レベ
ルより小さい値になった時でも黒レベルのシェーディン
グ歪み補正後の画像信号が白レベル側に大きく振れてし
まうことのない半導体集積回路装置を得ることを目的と
する。
ためになされたもので、デジタル画像信号が基準黒レベ
ルより小さい値になった時でも黒レベルのシェーディン
グ歪み補正後の画像信号が白レベル側に大きく振れてし
まうことのない半導体集積回路装置を得ることを目的と
する。
【００１２】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、黒レベルのシェーディング歪み補正後の
画像信号と、黒レベルのシェーディング歪み補正回路の
加算器の桁上げ信号とで論理積を取るようにしたもので
ある。
積回路装置は、黒レベルのシェーディング歪み補正後の
画像信号と、黒レベルのシェーディング歪み補正回路の
加算器の桁上げ信号とで論理積を取るようにしたもので
ある。
【００１３】
【作用】この発明における黒レベルのシェーディング歪
みの補正回路は、デジタル画像信号が基準黒レベルの値
より小さい値になった時、即ち減算結果が負の値になっ
た時、黒レベルのシェーディング歪み補正後の画像信号
を黒レベル、即ちオールゼロに固定する。
みの補正回路は、デジタル画像信号が基準黒レベルの値
より小さい値になった時、即ち減算結果が負の値になっ
た時、黒レベルのシェーディング歪み補正後の画像信号
を黒レベル、即ちオールゼロに固定する。
【００１４】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体集積回路
装置を示す。図において、１〜６，ＡＳＩＧ，Ｖ，ｎは
図２に示したものと同等であるので省略する。ＣＯは黒
レベルのシェーディング歪み補正回路６の加算器４の桁
上げ信号、７は加算器４の加算結果と前記桁上げ信号Ｃ
Ｏをそれぞれ入力とする論理積回路である。
する。図１はこの発明の一実施例による半導体集積回路
装置を示す。図において、１〜６，ＡＳＩＧ，Ｖ，ｎは
図２に示したものと同等であるので省略する。ＣＯは黒
レベルのシェーディング歪み補正回路６の加算器４の桁
上げ信号、７は加算器４の加算結果と前記桁上げ信号Ｃ
Ｏをそれぞれ入力とする論理積回路である。
【００１５】次に動作について説明する。デジタル画像
信号が基準黒レベルより大きい時は、桁上げ信号ＣＯは
“１”なので、黒レベルのシェーディング歪み補正後の
画像信号Ｖにはデジタル画像信号から基準黒レベルを減
算した結果がそのまま出力される。一方、デジタル画像
信号が基準黒レベルより小さい時、桁上げ信号ＣＯは“
０”なので、黒レベルのシェーディング歪み補正後の画
像信号Ｖは黒レベル（＝オールゼロ）に固定される。
信号が基準黒レベルより大きい時は、桁上げ信号ＣＯは
“１”なので、黒レベルのシェーディング歪み補正後の
画像信号Ｖにはデジタル画像信号から基準黒レベルを減
算した結果がそのまま出力される。一方、デジタル画像
信号が基準黒レベルより小さい時、桁上げ信号ＣＯは“
０”なので、黒レベルのシェーディング歪み補正後の画
像信号Ｖは黒レベル（＝オールゼロ）に固定される。
【００１６】従って、この実施例によれば、デジタル画
像信号が基準黒レベルより小さくなったとしても、黒レ
ベルのシェーディング歪み補正後の画像信号は黒レベル
に固定されるので、黒レベルのシェーディング歪み補正
後の画像信号が白レベル側に大きく振れてしまうことは
ない。
像信号が基準黒レベルより小さくなったとしても、黒レ
ベルのシェーディング歪み補正後の画像信号は黒レベル
に固定されるので、黒レベルのシェーディング歪み補正
後の画像信号が白レベル側に大きく振れてしまうことは
ない。
【００１７】
【発明の効果】以上のように、この発明に係る半導体集
積回路装置によれば、黒レベルのシェーディング歪み補
正後の画像信号と、黒レベルのシェーディング歪み補正
回路の減算手段の桁下げ信号とで論理積を取るように構
成したので、デジタル画像信号が基準黒レベルより小さ
い値になった時に、黒レベルのシェーディング歪み補正
後の画像信号が白レベル側に大きく振れてしまうという
問題を解決できる。
積回路装置によれば、黒レベルのシェーディング歪み補
正後の画像信号と、黒レベルのシェーディング歪み補正
回路の減算手段の桁下げ信号とで論理積を取るように構
成したので、デジタル画像信号が基準黒レベルより小さ
い値になった時に、黒レベルのシェーディング歪み補正
後の画像信号が白レベル側に大きく振れてしまうという
問題を解決できる。
【図１】本発明の一実施例による半導体集積回路装置を
示すブロック図である。
示すブロック図である。
【図２】従来の半導体集積回路装置を示すブロック図で
ある。
ある。
１ Ａ／Ｄ変換器
２ メモリ
３ インバータ
４ 加算器
５ 白レベル補正回路
６ 黒レベル補正回路
７ 論理積回路
ＡＳＩＧ アナログ画像信号
Ｖ 黒レベルのシェーディング歪み補正
後の画像信号 ｎ 量子化ビット数 ＣＯ 桁上げ信号
後の画像信号 ｎ 量子化ビット数 ＣＯ 桁上げ信号
Claims (1)
- 【請求項１】 イメージセンサから入力されるアナロ
グ画像信号をデジタル画像信号に変換し出力するＡ／Ｄ
変換手段と、イメージセンサの基準黒レベルを１ライン
走査分記憶している記憶手段と、前記Ａ／Ｄ変換手段か
ら出力されるデジタル画像信号と前記記憶手段から読み
出される基準黒レベルとを減算する減算手段と、前記減
算結果と前記減算手段の桁下がり信号との論理積をとる
演算手段とを備えたことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122650A JPH04324757A (ja) | 1991-04-24 | 1991-04-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122650A JPH04324757A (ja) | 1991-04-24 | 1991-04-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324757A true JPH04324757A (ja) | 1992-11-13 |
Family
ID=14841227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3122650A Pending JPH04324757A (ja) | 1991-04-24 | 1991-04-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324757A (ja) |
-
1991
- 1991-04-24 JP JP3122650A patent/JPH04324757A/ja active Pending
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