JPS5847792B2 - ビット線制御回路 - Google Patents
ビット線制御回路Info
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- JPS5847792B2 JPS5847792B2 JP54095347A JP9534779A JPS5847792B2 JP S5847792 B2 JPS5847792 B2 JP S5847792B2 JP 54095347 A JP54095347 A JP 54095347A JP 9534779 A JP9534779 A JP 9534779A JP S5847792 B2 JPS5847792 B2 JP S5847792B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、■２Ｌメモリで書込み時に必要なビット線ク
ランプレベルを与えるビット線制御回路に関し、読出時
には書込時より高いレベルをビット線に与えて高速読出
を可能としようとするものである。
ランプレベルを与えるビット線制御回路に関し、読出時
には書込時より高いレベルをビット線に与えて高速読出
を可能としようとするものである。
通常のスタティック型メモリセルは、フリツプフロツプ
の負荷に抵抗を使用し、また素子構造上トランジスタ間
に分離領域を必要とすることから占有面積が大きい。
の負荷に抵抗を使用し、また素子構造上トランジスタ間
に分離領域を必要とすることから占有面積が大きい。
その上低消費電力化を図るために負荷を高抵抗にすれば
更に１セル当りの占有面積は増大する。
更に１セル当りの占有面積は増大する。
従って、通常のメモリセルを用いて半導体メモリの低電
力化、大容量化を進めるとチップ収率の低下をもたらし
高価格となる。
力化、大容量化を進めるとチップ収率の低下をもたらし
高価格となる。
この点Ｉ２Ｌ （ Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃ
ｔｉｏｎ Ｌｏｇｉｃ ）メモリセルを用いれば半導体
メモリの低電力化、大容量化を図るのに有利である。
ｔｉｏｎ Ｌｏｇｉｃ ）メモリセルを用いれば半導体
メモリの低電力化、大容量化を図るのに有利である。
■２Ｌメそりセルとしては種々の形式が提案されている
が、基本的に？ＰＮＰ トランジスタを負荷とした逆動
作のＮＰＮトランジスタによるフリツプフロツプである
。
が、基本的に？ＰＮＰ トランジスタを負荷とした逆動
作のＮＰＮトランジスタによるフリツプフロツプである
。
その一例を第１図に示す。
同図ａは選択時の等価回路、同図ｂは非選択時の等価回
路、同図Ｃは素子構造を示す断面図である。
路、同図Ｃは素子構造を示す断面図である。
同図においてＱ１，Ｑ２はＰＮＰ型の負荷トランジスタ
（インジエクタ）、Ｑ３，Ｑ４は逆動作トランジスタで
あり、これらでフリツプフロツプを構成する。
（インジエクタ）、Ｑ３，Ｑ４は逆動作トランジスタで
あり、これらでフリツプフロツプを構成する。
Ｑ． ， Ｑａは読出、書込用の検出トランジスタであ
り、トランジスタＱ，〜Ｑ６でメモリセルＭＣを構成す
る。
り、トランジスタＱ，〜Ｑ６でメモリセルＭＣを構成す
る。
Ｗ，Ｗはワード線対、Ｂｏ，Ｂ１はビット線対である。
メモリセルＭＣに対する読出し、書込はトランジスタＱ
５，Ｑ６を順方向動作させて行なうが、ここでは書込時
に焦点を合わせて説明する。
５，Ｑ６を順方向動作させて行なうが、ここでは書込時
に焦点を合わせて説明する。
今、第１図ａでトランジスタＱ３がオンの記憶状態と仮
定すれば、トランジスタＱ３のベース電流はトランジス
タＱ２から供給され、またコレクタ電流はトランジスタ
Ｑ１から供給されて同トランジスタＱ３は飽和状態にあ
る。
定すれば、トランジスタＱ３のベース電流はトランジス
タＱ２から供給され、またコレクタ電流はトランジスタ
Ｑ１から供給されて同トランジスタＱ３は飽和状態にあ
る。
従って、そのコレクタレベル■２が低いためにトランジ
スタＱ４はオフである。
スタＱ４はオフである。
この状態で逆の情報を首込むためにはトランジスタＱ，
のエミツタから電流を引き、そのベース電流でトランジ
スタＱ２のコレクタ電流、従ってトランジスタＱ３のベ
ース電流を吸収しトランジスタＱ３を非飽和の方向に移
行させる。
のエミツタから電流を引き、そのベース電流でトランジ
スタＱ２のコレクタ電流、従ってトランジスタＱ３のベ
ース電流を吸収しトランジスタＱ３を非飽和の方向に移
行させる。
この結果■２は上昇するのでトランジスタＱ４はオンと
なり、そのコレクタレベル■が低下してトランジスタＱ
３はオフになる（フリツプフロツプが逆転する）。
なり、そのコレクタレベル■が低下してトランジスタＱ
３はオフになる（フリツプフロツプが逆転する）。
この書込時にトランジスタＱ５を通してビット線Ｂ。
側へ引く書込電流Ｉｗは所定の書込閾値電流Ｉｗｔｈを
越えるものでなければならない。
越えるものでなければならない。
ＩｗｔｈはトランジスタＱ２の電流、換言すればトラン
ジスタＱ１，Ｑ２の共通エミツタに流れるインジエクタ
電流Ｉｉｎｊに依存する。
ジスタＱ１，Ｑ２の共通エミツタに流れるインジエクタ
電流Ｉｉｎｊに依存する。
つまり、Ｉｉｎｊが小さい程Ｉｗｔｈは小さくて済み、
小さな■ｗで高速書込が可能となる。
小さな■ｗで高速書込が可能となる。
か＼るメモリセルＭＣをアレイ状に配列したメモリにお
いては非選択セルの記憶内容に応じて書込特性が変化す
るのを避けるために、第２図のようにビットクランプ回
路ＣＬを設ける。
いては非選択セルの記憶内容に応じて書込特性が変化す
るのを避けるために、第２図のようにビットクランプ回
路ＣＬを設ける。
こ＼で非選択セルの記憶内容に応じて書込特性が変化す
る理由を説明するに、これにはシンク電流が関係してい
る。
る理由を説明するに、これにはシンク電流が関係してい
る。
そこで初めに非選択セルにシンク電流が流れることを説
明するに、これは次の如くである。
明するに、これは次の如くである。
即ち、選択セルに比べ非選択セルは低電位にある。
そのためビット線Ｂ。
，Ｂ１は選択セルにより高電位になっている。
一方非選択にあるセルのトランジスタＱ５ ，Ｑｅのエ
ミツク拡散領域は該ビット線に接続されているのでやは
り高電位にある。
ミツク拡散領域は該ビット線に接続されているのでやは
り高電位にある。
従ってＱ５，Ｑ６のうちオン側に対応するトランジスタ
は逆動作で非飽和領域である。
は逆動作で非飽和領域である。
一方、Ｗ からは保持電流が供給されるため、上記、逆
動作かつ非飽和のトランジスタ（Ｑ５，又はＱ６）にも
流れ、その一部が上記エミツタ拡散領域を介してビット
線に流れる。
動作かつ非飽和のトランジスタ（Ｑ５，又はＱ６）にも
流れ、その一部が上記エミツタ拡散領域を介してビット
線に流れる。
これをシンク電流と呼ぶ。選択状態ではＱ．，Ｑ．は順
方向動作になるためこのシンク電流は流れず、非選択セ
ル特有の現象である。
方向動作になるためこのシンク電流は流れず、非選択セ
ル特有の現象である。
例えば第１図ｂでＱ３がオンのとき、Ｑ５を通してＢ。
にシンク電流が流れる。すなわち非選択セルの記憶内容
の違いによりシンク電流の流れ方が異る。
の違いによりシンク電流の流れ方が異る。
次に非選択セルの記憶内容により書込特性が異ることを
説明するに、上述のように非選択セルにはシンク電流が
発生するが、通常、一対のビット線には複数個の非選択
セルが接続される。
説明するに、上述のように非選択セルにはシンク電流が
発生するが、通常、一対のビット線には複数個の非選択
セルが接続される。
従って全ての非選択セルの記憶内容が一方に偏ったとき
一方のビット線に流れるシンク電流の総和は最犬になり
、他方のビット線のそれはＯとなる。
一方のビット線に流れるシンク電流の総和は最犬になり
、他方のビット線のそれはＯとなる。
一方、選択セルの書込特性は二つの要因で支配される。
一つはＩＷであり、もう一つはＩｉｎｊである。
従ってＩＷを流すべきビット線に上記シンク電流が重畳
すると実効的なＩｗが増えるため書込は高速になる。
すると実効的なＩｗが増えるため書込は高速になる。
逆にＩＷを流すべきビット線と対の方に上記シンク電流
が流れると、選択セルのオフ側トランジスタ（例えば第
１図ａＱ．）を介してシンク電流がメモリセル内に流れ
Ｉｉｎｊを増加させる。
が流れると、選択セルのオフ側トランジスタ（例えば第
１図ａＱ．）を介してシンク電流がメモリセル内に流れ
Ｉｉｎｊを増加させる。
この状態では書込に要するＩｗｔｈが大きくなるため、
一定のＩＷでは書込が遅くなる。
一定のＩＷでは書込が遅くなる。
以上のように同一ビット線に接続された非選択セルの記
憶内容に応じて選択セルの書込特性が変化する。
憶内容に応じて選択セルの書込特性が変化する。
更にクランプトランジスタがない場合、オフ側検出トラ
ンジスタからシンク電流が流れる理由を説明するに、前
述したように選択セルは非選択セルに比べ高電位にある
。
ンジスタからシンク電流が流れる理由を説明するに、前
述したように選択セルは非選択セルに比べ高電位にある
。
従って、クランプトランジスタがないときオン側（例え
ばＱ，の接続されている側）のビット線は検出トランジ
スタＱ，のベース・エミツタ接合によってクランプされ
る。
ばＱ，の接続されている側）のビット線は検出トランジ
スタＱ，のベース・エミツタ接合によってクランプされ
る。
一方オフ側のＱ６はＱ４がオフのため通常オフであるが
、ビット線がクランプされていないとき、ビット線電位
すなわちＱ６のエミツタ電位は下る一方で、ついにはＱ
６のベース・エミツタ接合がオンになる。
、ビット線がクランプされていないとき、ビット線電位
すなわちＱ６のエミツタ電位は下る一方で、ついにはＱ
６のベース・エミツタ接合がオンになる。
このような状態では、シンク電流がＱ６を介してＷ へ
流れ、Ｉｉｎｊを増加せしめるに至る。
流れ、Ｉｉｎｊを増加せしめるに至る。
第２図のクランプ回路ＣＬはビット線Ｂ。，Ｂ１にエミ
ツタを接続したトランジスタＱ７，Ｑ８のベースにクラ
ンプレベル■ｃを与えて該ビット線電位ＶＯ−ＶＢＥに
制御する回路方式であるため、トランジスタＱ３がオン
であるとすれば、書込電流Ｉｗを十分にメモリセルＭＣ
から流す（トランジスタＱ７から流出しない）ようにＶ
ｃを低く選ぶ必要があり、またＩｗを流さないビット線
Ｂ１は非選択セル（図示せず）のシンク電流Ｉｓが選択
セルＭＣのオフ側の検出トランジスタＱ６から供給され
ないように、つまりクランプトランジスタＱ８から流出
するように■ｃを高く設定する必要がある。
ツタを接続したトランジスタＱ７，Ｑ８のベースにクラ
ンプレベル■ｃを与えて該ビット線電位ＶＯ−ＶＢＥに
制御する回路方式であるため、トランジスタＱ３がオン
であるとすれば、書込電流Ｉｗを十分にメモリセルＭＣ
から流す（トランジスタＱ７から流出しない）ようにＶ
ｃを低く選ぶ必要があり、またＩｗを流さないビット線
Ｂ１は非選択セル（図示せず）のシンク電流Ｉｓが選択
セルＭＣのオフ側の検出トランジスタＱ６から供給され
ないように、つまりクランプトランジスタＱ８から流出
するように■ｃを高く設定する必要がある。
これらの兼ね合いからクランプレベルＶｏは第３図に示
す条件を満たす必要がある。
す条件を満たす必要がある。
つまり、書込時のビット線Ｂ。
のレベルは、Ｗ からトランジスタＱ２のコレクタ・エ
ミツタ間電圧Ｖ ｃ Ｅ（Ｑ２）低下したトランジスタ
Ｑ４のコレクタ電位■１から更に、Ｉｗが流れた時のト
ランジスタＱ，のベース・エミツタ間電圧■ＢＥ（Ｑ５
）低下した値以下である必要があり、またビット線Ｂ１
は、Ｗ よりトランジスタＱ３のコレクタ・エミツタ間
電圧■ｃＥ（Ｑ３）だけ高い電圧■２よりトランジスタ
Ｑ６のベース・エミツタ間電圧ＶＢＥ （ Ｑ６ ）だ
け低い電位Ｂ１以上である必要があるのでビット線の電
位はＢ。
ミツタ間電圧Ｖ ｃ Ｅ（Ｑ２）低下したトランジスタ
Ｑ４のコレクタ電位■１から更に、Ｉｗが流れた時のト
ランジスタＱ，のベース・エミツタ間電圧■ＢＥ（Ｑ５
）低下した値以下である必要があり、またビット線Ｂ１
は、Ｗ よりトランジスタＱ３のコレクタ・エミツタ間
電圧■ｃＥ（Ｑ３）だけ高い電圧■２よりトランジスタ
Ｑ６のベース・エミツタ間電圧ＶＢＥ （ Ｑ６ ）だ
け低い電位Ｂ１以上である必要があるのでビット線の電
位はＢ。
を上限と腰Ｂ１を下限とする範囲内、例えばＢ！に設定
する。
する。
従って、クランプレベルＶｏはクランプすべきレベルＢ
ｒよリＶＢＥ（Ｑ８ ）高いレベルに設定される。
ｒよリＶＢＥ（Ｑ８ ）高いレベルに設定される。
ところで書込電流Ｉｗは書込時間短縮のためにシンク電
流Ｉｓや読出電流■Ｒよりも十分大きな値に設定される
ので、第３図におけるＩｗが流れるときのＶＢＥ （
Ｑ５ ）は、■ｓまたは■Ｒが流れるときのＶＢＥ （
Ｑ５）’より大きな値となる。
流Ｉｓや読出電流■Ｒよりも十分大きな値に設定される
ので、第３図におけるＩｗが流れるときのＶＢＥ （
Ｑ５ ）は、■ｓまたは■Ｒが流れるときのＶＢＥ （
Ｑ５）’より大きな値となる。
従って書込時と読出時とではビット線Ｂ。
の電位に大きな差が生じ、読出特性を劣化させる。
これを第４図、第５図で更に具体的に説明する。
第４図でＭＣ１，ＭＣ２はそれぞれ・印を付した側がオ
ンのメモリセル、ＳＡはトランジスタＱｇ ，ＱＩＯか
らなる差動読出回路である。
ンのメモリセル、ＳＡはトランジスタＱｇ ，ＱＩＯか
らなる差動読出回路である。
メモリセル、例えばＭＣ１が選択されるとビット線Ｂ。
，Ｂ１間に電位差が生ずるのでそれを差動読出回路ＳＡ
で検出できる。
で検出できる。
検出された電流ＩＲは抵抗Ｒ１， Ｒ２の電正降下とし
て電圧に変換され、図示せぬ出力回路に供給される。
て電圧に変換され、図示せぬ出力回路に供給される。
今、セルＭＣ，が先に選択されてセルＭＣ２が次に選択
されるものとして、その過渡状態を考えるとワード線Ｗ
１，Ｗ２およびビット線Ｂ。
されるものとして、その過渡状態を考えるとワード線Ｗ
１，Ｗ２およびビット線Ｂ。
，Ｂ１の電位は第５図ａ，ｂのように変化する。
差動読出回路ＳＡが動作するためにはＢ。
，Ｂ１間に最小の入力電位差ＪＶが必要であるが、これ
は通常０． ２ Ｖ程度である。
は通常０． ２ Ｖ程度である。
ところが第４図のようにクランプ回路ＣＬを設けて書込
特性を安定化する場合にはＢ。
特性を安定化する場合にはＢ。
，Ｂ１の定常的電位差は０．８Ｖ程度ある。
このため、Ｗ１＋とＷあ交点から一旦Ｂ。
，Ｂ１が同レベルとなって逆にＡＶの差がつくまでに１
１なる時間がかかり読出速度が遅くなる。
１なる時間がかかり読出速度が遅くなる。
特にメモリの大容量化に伴ないビット線に多数のメモリ
セルが接続されるとビット線の浮遊容量は増加し、それ
によりビット線の立上り、立下りが遅くなるため読出時
間は増々遅くなる傾向を示す。
セルが接続されるとビット線の浮遊容量は増加し、それ
によりビット線の立上り、立下りが遅くなるため読出時
間は増々遅くなる傾向を示す。
本発明は、上記欠点を解決して読出時間を短縮するため
に、■２ｖモリセルを用いた半導体メモリのビット線対
を書込時にクランプするビット線制御回路において、読
出時にはビット線クランプレベルを書込時より高く設定
するクランプレベル切換回路を備えることを特徴とする
ものであるが、以下図示の実施例を参照しながらこれを
詳細に説明する。
に、■２ｖモリセルを用いた半導体メモリのビット線対
を書込時にクランプするビット線制御回路において、読
出時にはビット線クランプレベルを書込時より高く設定
するクランプレベル切換回路を備えることを特徴とする
ものであるが、以下図示の実施例を参照しながらこれを
詳細に説明する。
前述したように差動読出回路ＳＡには０．２Ｖ程の入力
電位差があれば動作可能であるため、読出時に第５図Ｃ
のようにビット線Ｂ。
電位差があれば動作可能であるため、読出時に第５図Ｃ
のようにビット線Ｂ。
，Ｂ１の電位差を書込時（同図ｂと考える）より小さく
すれば、Ｗ１＋とＷ，，ｌ２７）交点からＢ。
すれば、Ｗ１＋とＷ，，ｌ２７）交点からＢ。
，Ｂ１にＪＶの差がつくまでの時間ｔ２をｔ１より短縮
できる。
できる。
つまり読出時間を短縮できる。
ビット線の高電位側はワード線電位から決定されるので
変更できないが、低電位側はクランプレベル■ｃで制御
できるので、本発明？はこのＶｃを第６図のように書込
時と読出時とで切換えて書込特性に影響を与えることな
く読出特性を改善する。
変更できないが、低電位側はクランプレベル■ｃで制御
できるので、本発明？はこのＶｃを第６図のように書込
時と読出時とで切換えて書込特性に影響を与えることな
く読出特性を改善する。
尚、同図で■ＢＥ（Ｑ５）は書込電流Ｉｗによるトラン
ジスタＱ，のベース・エミツタ間電圧、■Ｂ′Ｅ（Ｑ５
）は読出電流■ＲによるトランジスタＱ５のベース・エ
ミツタ間電圧、ＶＢ％ （Ｑ６）はシンク電流Ｉｓによ
るトランジスタＱ６のベース・エミツタ間電圧である。
ジスタＱ，のベース・エミツタ間電圧、■Ｂ′Ｅ（Ｑ５
）は読出電流■ＲによるトランジスタＱ５のベース・エ
ミツタ間電圧、ＶＢ％ （Ｑ６）はシンク電流Ｉｓによ
るトランジスタＱ６のベース・エミツタ間電圧である。
第７図は本発明の一実施例であり、第４図と同一部分に
は同一符号が付してある。
は同一符号が付してある。
この実施例ではトランジスタＱ１１，Ｑ１からなるクラ
ンプレベル切換回路ＥＸでクランプレベル■。
ンプレベル切換回路ＥＸでクランプレベル■。
を切換える。即ち、書込時にはライトイネーブルの反転
信号ＷＥがＬレベルとなってトランジスタＱ，２がオン
するので、電流Ｉｃは抵抗Ｒｃを流れｖｃは第６図左側
の低レベルとなる。
信号ＷＥがＬレベルとなってトランジスタＱ，２がオン
するので、電流Ｉｃは抵抗Ｒｃを流れｖｃは第６図左側
の低レベルとなる。
これに対し読出時にはＷＥがＨレベルとなってトランジ
スタＱ１１がオンするのでＶｏは第６図右側の高レベル
（Ｖｃｏ）になり、第６図の特性が得られる。
スタＱ１１がオンするのでＶｏは第６図右側の高レベル
（Ｖｃｏ）になり、第６図の特性が得られる。
尚、ビット線Ｂ。，Ｂを流れる電流は読出時（ＩＲ，）
と書込時（Ｉｗ）とで異なる。
と書込時（Ｉｗ）とで異なる。
第８図は本発明の他の実施例である。
この実施例はトランジスタＱ１３ ，Ｑ１４を用いて書
込データＤｉｎの″， １１ ，″０″に応じてビッ
ト線Ｂ。
込データＤｉｎの″， １１ ，″０″に応じてビッ
ト線Ｂ。
， Ｂ１のクランプレベル■ｃ１，■ｃ２を異ならせる
ようにした別途提案のビットクランプ回路において、更
に読出時のクランプレベルを書込時より高くして読出時
間を短縮するもので、トランジスタＱ１５〜Ｑ１でクラ
ンプレベル切換回路ＥＸを構成する。
ようにした別途提案のビットクランプ回路において、更
に読出時のクランプレベルを書込時より高くして読出時
間を短縮するもので、トランジスタＱ１５〜Ｑ１でクラ
ンプレベル切換回路ＥＸを構成する。
書込時にはＷＥがＬであるからトランジスタＱ１６がオ
ンで電流ＩＣはトランジスタＱ１３またはＱ１４を流れ
る。
ンで電流ＩＣはトランジスタＱ１３またはＱ１４を流れ
る。
即ち、Ｄｉｎが″１″であればトランジスタＱ１３がオ
ンとなってＶＯｔが高レベルとなり、ＶＣ２が低レベル
となる。
ンとなってＶＯｔが高レベルとなり、ＶＣ２が低レベル
となる。
逆にＤｉｎが゛′Ｏ″であればトランジスタＱ１４がオ
ンとなって■ｃ２が高レベルとなり、■ｃ１が低レベル
となる。
ンとなって■ｃ２が高レベルとなり、■ｃ１が低レベル
となる。
これに対し、読出時にはＷＥがＨとなるのでトランジス
タＱ１，Ｑ１５がオンし、Ｉｃはこれらに分流する。
タＱ１，Ｑ１５がオンし、Ｉｃはこれらに分流する。
そして、トランジスタＱ０５に流れる電流が更にダイオ
ードＤ１，Ｄ２を分流するので、Ｖａｔ （ ”ＶＯ２
）は書込時の低レベルＶｃ＝−ＲＩｃより高いレベル
任意に（但し上限はＶｃｏ ）設定できる。
ードＤ１，Ｄ２を分流するので、Ｖａｔ （ ”ＶＯ２
）は書込時の低レベルＶｃ＝−ＲＩｃより高いレベル
任意に（但し上限はＶｃｏ ）設定できる。
第９図はこれを示したもので、ａは読出、″０″書込、
″１″書込の各クランプレベル、ｂは″１″書込時のレ
ベル差、Ｃは読出時のレベルを示したものである。
″１″書込の各クランプレベル、ｂは″１″書込時のレ
ベル差、Ｃは読出時のレベルを示したものである。
？し、読出時のクランプレベルはＶＯＯからαＲＩＱ低
下したものであるが、このαはトランジスタＱ１７ ，
Ｑ１５のエミツタ面積Ａ１，Ａ１５からＡ α一石六丁 として定まる。
下したものであるが、このαはトランジスタＱ１７ ，
Ｑ１５のエミツタ面積Ａ１，Ａ１５からＡ α一石六丁 として定まる。
以上述べたように本発明によれば、■２Ｌメモリの書込
特性に影響を与えることなく読出特性を改善（高速性）
できる利点がある。
特性に影響を与えることなく読出特性を改善（高速性）
できる利点がある。
第１図ａ，ｂ，Ｃは■２Ｌメモリセルの選択時の等価回
路図、非選択時の等価回路図および断面図、第２図はビ
ットクランプ回路の一例を示す回路図、第３図は第２図
の各部電位関係を示す説明図、第４図は■２Ｌメモリの
読出回路を示す回路図、第５図ａ，ｂは第４図のワード
線およひビット線電位を示す波形図、第５図Ｃは本発明
のビット線電位を示す波形図、第６図は本発明のビット
クランプレベルを示す説明図、第７図は本発明の一実施
例を示す回路図、第８図は本発明の他の実施例を示す回
路図、第９図は第８図のクランプレベルを示す説明図で
ある。 図中、ＭＣは■２Ｌメモリセル、Ｂｏ，Ｂ１はビット線
、Ｑ７，Ｑ８はビットクランプ用トランジスタ、ＳＡは
差動読出回路、ＥＸはクランプレベル切換回路である。
路図、非選択時の等価回路図および断面図、第２図はビ
ットクランプ回路の一例を示す回路図、第３図は第２図
の各部電位関係を示す説明図、第４図は■２Ｌメモリの
読出回路を示す回路図、第５図ａ，ｂは第４図のワード
線およひビット線電位を示す波形図、第５図Ｃは本発明
のビット線電位を示す波形図、第６図は本発明のビット
クランプレベルを示す説明図、第７図は本発明の一実施
例を示す回路図、第８図は本発明の他の実施例を示す回
路図、第９図は第８図のクランプレベルを示す説明図で
ある。 図中、ＭＣは■２Ｌメモリセル、Ｂｏ，Ｂ１はビット線
、Ｑ７，Ｑ８はビットクランプ用トランジスタ、ＳＡは
差動読出回路、ＥＸはクランプレベル切換回路である。
Claims (1)
- １ ■２Ｌメモリセルを用いた半導体メモリのビット線
対を書込時にクランプするビット線制御回路において、
読出時にはビット線クランプレベルを書込時より高く設
定するクランプレベル切換回路を備えることを特徴とす
る、ビット線制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54095347A JPS5847792B2 (ja) | 1979-07-26 | 1979-07-26 | ビット線制御回路 |
| EP80302482A EP0023792B1 (en) | 1979-07-26 | 1980-07-22 | Semiconductor memory device including integrated injection logic memory cells |
| DE8080302482T DE3070056D1 (en) | 1979-07-26 | 1980-07-22 | Semiconductor memory device including integrated injection logic memory cells |
| US06/171,276 US4322820A (en) | 1979-07-26 | 1980-07-23 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54095347A JPS5847792B2 (ja) | 1979-07-26 | 1979-07-26 | ビット線制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5625288A JPS5625288A (en) | 1981-03-11 |
| JPS5847792B2 true JPS5847792B2 (ja) | 1983-10-25 |
Family
ID=14135133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54095347A Expired JPS5847792B2 (ja) | 1979-07-26 | 1979-07-26 | ビット線制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4322820A (ja) |
| EP (1) | EP0023792B1 (ja) |
| JP (1) | JPS5847792B2 (ja) |
| DE (1) | DE3070056D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034189B2 (ja) * | 1980-04-08 | 1985-08-07 | 富士通株式会社 | 半導体記憶装置 |
| JPS6010400B2 (ja) * | 1980-10-09 | 1985-03-16 | 富士通株式会社 | 半導体集積回路装置 |
| JPS58159294A (ja) * | 1982-03-17 | 1983-09-21 | Hitachi Ltd | 半導体記憶装置 |
| US4791613A (en) * | 1983-09-21 | 1988-12-13 | Inmos Corporation | Bit line and column circuitry used in a semiconductor memory |
| US4598390A (en) * | 1984-06-25 | 1986-07-01 | International Business Machines Corporation | Random access memory RAM employing complementary transistor switch (CTS) memory cells |
| EP0217307B1 (en) * | 1985-09-30 | 1992-03-11 | Honeywell Inc. | Radiation hard memory cell |
| US4813017A (en) * | 1985-10-28 | 1989-03-14 | International Business Machines Corportion | Semiconductor memory device and array |
| KR880006696A (ko) * | 1986-11-12 | 1988-07-23 | 낼슨 스톤 | 라이트풀 동작을 제공하는 ecl 리드/라이트 제어회로 |
| US4961168A (en) * | 1987-02-24 | 1990-10-02 | Texas Instruments Incorporated | Bipolar-CMOS static random access memory device with bit line bias control |
| US4825413A (en) * | 1987-02-24 | 1989-04-25 | Texas Instruments Incorporated | Bipolar-CMOS static ram memory device |
| JPS6446288A (en) * | 1987-08-13 | 1989-02-20 | Toshiba Corp | Semiconductor memory device |
| US4862421A (en) * | 1988-02-16 | 1989-08-29 | Texas Instruments Incorporated | Sensing and decoding scheme for a BiCMOS read/write memory |
| US4939693A (en) * | 1989-02-14 | 1990-07-03 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
| US5091879A (en) * | 1989-02-14 | 1992-02-25 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
| US5200924A (en) * | 1989-03-30 | 1993-04-06 | Synergy Semiconductor Corporation | Bit line discharge and sense circuit |
| DE69024689T2 (de) * | 1989-03-30 | 1996-05-30 | Synergy Semiconductor Corp | Bitleitungs-Entladung- und Abfühlschaltung |
| JP2878036B2 (ja) * | 1992-08-06 | 1999-04-05 | 日本電気株式会社 | 半導体記憶装置 |
| JP4579965B2 (ja) * | 2007-12-19 | 2010-11-10 | パナソニック株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4078261A (en) * | 1976-01-02 | 1978-03-07 | Motorola, Inc. | Sense/write circuits for bipolar random access memory |
| JPS587588B2 (ja) * | 1977-06-09 | 1983-02-10 | 中小企業事業団 | 縫製物の搬送装置 |
| US4209851A (en) * | 1978-07-19 | 1980-06-24 | Texas Instruments Incorporated | Semiconductor memory cell with clocked voltage supply from data lines |
-
1979
- 1979-07-26 JP JP54095347A patent/JPS5847792B2/ja not_active Expired
-
1980
- 1980-07-22 DE DE8080302482T patent/DE3070056D1/de not_active Expired
- 1980-07-22 EP EP80302482A patent/EP0023792B1/en not_active Expired
- 1980-07-23 US US06/171,276 patent/US4322820A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0023792A3 (en) | 1981-08-26 |
| DE3070056D1 (en) | 1985-03-14 |
| EP0023792B1 (en) | 1985-01-30 |
| US4322820A (en) | 1982-03-30 |
| JPS5625288A (en) | 1981-03-11 |
| EP0023792A2 (en) | 1981-02-11 |
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