JPH04328873A - 静電誘導トランジスタ及びその製造方法 - Google Patents
静電誘導トランジスタ及びその製造方法Info
- Publication number
- JPH04328873A JPH04328873A JP12556291A JP12556291A JPH04328873A JP H04328873 A JPH04328873 A JP H04328873A JP 12556291 A JP12556291 A JP 12556291A JP 12556291 A JP12556291 A JP 12556291A JP H04328873 A JPH04328873 A JP H04328873A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- region
- drain region
- film
- source region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000006698 induction Effects 0.000 title claims abstract description 26
- 230000003068 static effect Effects 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 38
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- NTIZESTWPVYFNL-UHFFFAOYSA-N Methyl isobutyl ketone Chemical compound CC(C)CC(C)=O NTIZESTWPVYFNL-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 1
- 229920000193 polymethacrylate Polymers 0.000 description 1
- 239000004926 polymethyl methacrylate Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は主に大電力用デバイス等
として活用されている静電誘導トランジスタ及びその製
造方法に関する。
として活用されている静電誘導トランジスタ及びその製
造方法に関する。
【０００２】
【従来の技術】図４は従来の静電誘導トランジスタ（日
本語版サイエンス １９８３年２月発行西澤潤一
静電誘導トランジスタ）を示す断面構造図であり、図示
しない基板上に電極２８、ｎ型のＧａＡｓからなるドレ
イン領域２２、ｎ− 型のＧａＡｓ層２３を形成し、こ
のＧａＡｓ層２３中にメッシュ状、或いは格子状に不純
物を拡散してｐ＋ 型のゲート領域２４を形成し、更に
この上にｎ型のＧａＡｓからなるソース領域２５を形成
し、このソース領域２５上にｎ＋ 型のソース電極２７
を積層し、また前記ゲート領域２４にはこれと接してｐ
＋ 型のゲート電極２９を形成して構成してある。
本語版サイエンス １９８３年２月発行西澤潤一
静電誘導トランジスタ）を示す断面構造図であり、図示
しない基板上に電極２８、ｎ型のＧａＡｓからなるドレ
イン領域２２、ｎ− 型のＧａＡｓ層２３を形成し、こ
のＧａＡｓ層２３中にメッシュ状、或いは格子状に不純
物を拡散してｐ＋ 型のゲート領域２４を形成し、更に
この上にｎ型のＧａＡｓからなるソース領域２５を形成
し、このソース領域２５上にｎ＋ 型のソース電極２７
を積層し、また前記ゲート領域２４にはこれと接してｐ
＋ 型のゲート電極２９を形成して構成してある。
【０００３】而してこのような従来の静電誘導トランジ
スタにあっては、ゲート電極２９に０又は正電圧を印加
するとソース領域２５からドレイン領域２２側へ電子が
移動し、またゲート電極２９に負電圧を印加することに
よりソース領域２５側からドレイン領域２２側への電子
の移動が阻止されることとなる。
スタにあっては、ゲート電極２９に０又は正電圧を印加
するとソース領域２５からドレイン領域２２側へ電子が
移動し、またゲート電極２９に負電圧を印加することに
よりソース領域２５側からドレイン領域２２側への電子
の移動が阻止されることとなる。
【０００４】
【発明が解決しようとする課題】ところでこのような従
来の静電誘導トランジスタにあっては、電流は基板に対
し垂直な方向に流れる構造となっているため、例えばこ
れをモノリシック集積回路に組込もうとした場合には他
のプレーナ型トランジスタ等の素子は基板に対し平行な
方向に電流が流れる動作をするため、他の素子との組合
せが難しく、集積化し難いという問題があった。
来の静電誘導トランジスタにあっては、電流は基板に対
し垂直な方向に流れる構造となっているため、例えばこ
れをモノリシック集積回路に組込もうとした場合には他
のプレーナ型トランジスタ等の素子は基板に対し平行な
方向に電流が流れる動作をするため、他の素子との組合
せが難しく、集積化し難いという問題があった。
【０００５】この対策として電流が基板表面と平行な向
きに流れる横型の静電誘導トランジスタが考えられるが
、この構造とするには基板に垂直な向きにゲート領域２
４を埋め込み形成することとなるが、これを例えばイオ
ン注入法によって形成しようとすると深さ方向に濃度分
布を一定にすることが難しく、製造が容易でないという
問題があった。本発明はかかる事情に鑑みなされたもの
であって、その目的とするところは構造的には横型で、
製作が容易であり、しかも特性も安定した静電誘導トラ
ンジスタ及びその製造方法を提供するにある。
きに流れる横型の静電誘導トランジスタが考えられるが
、この構造とするには基板に垂直な向きにゲート領域２
４を埋め込み形成することとなるが、これを例えばイオ
ン注入法によって形成しようとすると深さ方向に濃度分
布を一定にすることが難しく、製造が容易でないという
問題があった。本発明はかかる事情に鑑みなされたもの
であって、その目的とするところは構造的には横型で、
製作が容易であり、しかも特性も安定した静電誘導トラ
ンジスタ及びその製造方法を提供するにある。
【０００６】
【課題を解決するための手段】本発明に係る静電誘導ト
ランジスタは、基板上に、ドレイン領域（又はソース領
域）を設け、このドレイン領域（又はソース領域）に沿
わせて半導体膜を設け、この半導体膜を隔てて前記ドレ
イン領域（又はソース領域）と対向させてソース領域（
又はドレイン領域）とゲート領域とを交互に設けてあり
、前記ドレイン領域（又はソース領域），半導体膜及び
ソース領域（又はドレイン領域）は基板表面にこれと平
行な向きに位置せしめてあることを特徴とする。
ランジスタは、基板上に、ドレイン領域（又はソース領
域）を設け、このドレイン領域（又はソース領域）に沿
わせて半導体膜を設け、この半導体膜を隔てて前記ドレ
イン領域（又はソース領域）と対向させてソース領域（
又はドレイン領域）とゲート領域とを交互に設けてあり
、前記ドレイン領域（又はソース領域），半導体膜及び
ソース領域（又はドレイン領域）は基板表面にこれと平
行な向きに位置せしめてあることを特徴とする。
【０００７】本発明に係る静電誘導トランジスタの製造
方法は、基板上にソース領域（又はドレイン領域）を構
成する第１の半導体層を形成する工程と、該第１の半導
体層に基板表面が露出する複数の孔を所定の間隔を隔て
て２列に形成する工程と、各孔内にゲート領域を形成す
る第２の半導体層をエピタキシャル成長により充填形成
する工程と、充填形成された２列の第２の半導体層間に
おける前記第１の半導体層を基板表面が露出するようエ
ッチング除去する工程と、基板表面及び第１，第２の半
導体層の側面に沿って第３の半導体膜を形成する工程と
、この断面凹形に形成した第３の半導体膜の内側にドレ
イン領域（又はソース領域）を形成する第４の半導体層
を形成する工程とを含むことを特徴とする。
方法は、基板上にソース領域（又はドレイン領域）を構
成する第１の半導体層を形成する工程と、該第１の半導
体層に基板表面が露出する複数の孔を所定の間隔を隔て
て２列に形成する工程と、各孔内にゲート領域を形成す
る第２の半導体層をエピタキシャル成長により充填形成
する工程と、充填形成された２列の第２の半導体層間に
おける前記第１の半導体層を基板表面が露出するようエ
ッチング除去する工程と、基板表面及び第１，第２の半
導体層の側面に沿って第３の半導体膜を形成する工程と
、この断面凹形に形成した第３の半導体膜の内側にドレ
イン領域（又はソース領域）を形成する第４の半導体層
を形成する工程とを含むことを特徴とする。
【０００８】
【作用】本発明に係る静電誘導トランジスタにあっては
、基板上にこれと平行な向きに半導体膜を隔てて、その
片側にドレイン領域（又はソース領域）が、また他側に
ソース領域（又はドレイン領域）とゲート領域とが交互
に相対向して形成されることとなり、ゲートに負の電圧
を印加するとゲート領域間のチャネルとして機能するソ
ース領域（又はドレイン領域）の電子に対するポテンシ
ャルが高くなって、電子の流れが阻止され、またゲート
領域に零又は正電圧を印加するとソース領域からドレイ
ン領域に向けて電子が移動して電流が流れる方向が基板
表面と平行な方向となり、他の素子と組合せた状態での
集積化が容易となる。
、基板上にこれと平行な向きに半導体膜を隔てて、その
片側にドレイン領域（又はソース領域）が、また他側に
ソース領域（又はドレイン領域）とゲート領域とが交互
に相対向して形成されることとなり、ゲートに負の電圧
を印加するとゲート領域間のチャネルとして機能するソ
ース領域（又はドレイン領域）の電子に対するポテンシ
ャルが高くなって、電子の流れが阻止され、またゲート
領域に零又は正電圧を印加するとソース領域からドレイ
ン領域に向けて電子が移動して電流が流れる方向が基板
表面と平行な方向となり、他の素子と組合せた状態での
集積化が容易となる。
【０００９】一方本発明に係る静電誘導トランジスタの
製造方法にあっては、基板上に形成したソース領域（又
はドレイン領域）を構成する第１の半導体層に基板表面
が露出する複数の孔を所定の間隔を隔てて２列に形成し
、この各孔内にゲート領域を構成する第２の半導体層を
エピタキシャル成長により充填して形成するから、第２
の半導体層中の不純物濃度の均一化が容易に達成し得る
こととなる。
製造方法にあっては、基板上に形成したソース領域（又
はドレイン領域）を構成する第１の半導体層に基板表面
が露出する複数の孔を所定の間隔を隔てて２列に形成し
、この各孔内にゲート領域を構成する第２の半導体層を
エピタキシャル成長により充填して形成するから、第２
の半導体層中の不純物濃度の均一化が容易に達成し得る
こととなる。
【００１０】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１は本発明に係る静電誘導トラン
ジスタの断面構造図であり、図中１はノンドープのＧａ
Ａｓからなる基板を示している。基板１上はノンドープ
ＧａＡｓ膜５が断面コ字形に形成され、その内側にはＧ
ａＡｓからなるドレイン領域２が形成され、また両外側
には夫々前記ノンドープＧａＡｓ膜５を隔ててキャリア
密度５×１０１７ｃｍ−３のｐ型ＧａＡｓからなるゲー
ト領域３及びキャリア密度１×１０１８ｃｍ−３のｎ型
ＧａＡｓからなるソース領域４を形成してある。ゲート
領域３はノンドープＧａＡｓ膜５を隔ててドレイン領域
２と対向するようその長手方向に沿い、略一定間隔で複
数個形成され、またソース領域４は櫛形に形成され、ゲ
ート領域３の周りを包む態様でゲート領域３間にてドレ
イン領域２と対向し、ゲート領域３とソース領域４とは
ドレイン領域２の長手方向に沿って交互にノンドープＧ
ａＡｓ膜５を隔ててドレイン領域２と対向せしめられて
いる。これらドレイン領域２及びソース領域４上にはこ
れとオーミックコンタクトさせたドレイン電極，ソース
電極（図示せず）が形成され、またゲート領域に対して
は図示しない絶縁膜を隔ててゲート電極が形成されてい
る。
具体的に説明する。図１は本発明に係る静電誘導トラン
ジスタの断面構造図であり、図中１はノンドープのＧａ
Ａｓからなる基板を示している。基板１上はノンドープ
ＧａＡｓ膜５が断面コ字形に形成され、その内側にはＧ
ａＡｓからなるドレイン領域２が形成され、また両外側
には夫々前記ノンドープＧａＡｓ膜５を隔ててキャリア
密度５×１０１７ｃｍ−３のｐ型ＧａＡｓからなるゲー
ト領域３及びキャリア密度１×１０１８ｃｍ−３のｎ型
ＧａＡｓからなるソース領域４を形成してある。ゲート
領域３はノンドープＧａＡｓ膜５を隔ててドレイン領域
２と対向するようその長手方向に沿い、略一定間隔で複
数個形成され、またソース領域４は櫛形に形成され、ゲ
ート領域３の周りを包む態様でゲート領域３間にてドレ
イン領域２と対向し、ゲート領域３とソース領域４とは
ドレイン領域２の長手方向に沿って交互にノンドープＧ
ａＡｓ膜５を隔ててドレイン領域２と対向せしめられて
いる。これらドレイン領域２及びソース領域４上にはこ
れとオーミックコンタクトさせたドレイン電極，ソース
電極（図示せず）が形成され、またゲート領域に対して
は図示しない絶縁膜を隔ててゲート電極が形成されてい
る。
【００１１】而してこのような静電誘導トランジスタに
あっては、ゲート領域３に負の電圧を印加すると各ゲー
ト領域３，３…で挟まれた部分のソース領域４であるチ
ャネル部の電子に対するポテンシャルが高くなり、ソー
ス領域４からドレイン領域２への電流の移動を阻止する
。またゲート領域３に零又は正の電圧を印加すると矢符
で示す如くソース領域４からドレイン領域２へ電子が移
動し電流が基板１と平行な向きに流れることとなる。
あっては、ゲート領域３に負の電圧を印加すると各ゲー
ト領域３，３…で挟まれた部分のソース領域４であるチ
ャネル部の電子に対するポテンシャルが高くなり、ソー
ス領域４からドレイン領域２への電流の移動を阻止する
。またゲート領域３に零又は正の電圧を印加すると矢符
で示す如くソース領域４からドレイン領域２へ電子が移
動し電流が基板１と平行な向きに流れることとなる。
【００１２】次に上述した如き本発明に係る静電誘導ト
ランジスタの製造方法の一例を示す。図２，図３は本発
明に係る静電誘導トランジスタの主要製造工程を示す断
面構造図である。先ず図２（ａ） に示す如くノンドー
プＧａＡｓからなる基板１上にソース領域４を構成する
ための厚さ０．３ μｍ ，キャリア密度１×１０１８
ｃｍ−３のｎ型ＧａＡｓ層１４をエピタキシャル成長さ
せる。次にこのｎ型ＧａＡｓ層１４の表面にポリメタク
リレート（ＰＭＭＡ）レジストを厚さ６０００Å塗布し
た後、加速電圧５０ｋＶ， ドーズ量２０μｃ／ｃｍ２
の電子線により、一辺０．３ μｍ の領域を直接描
画し、ＭＩＢＫとＩＰＡ との混合液を用いて現像し、
反応正イオンピームエッチングにより８００ Å／分の
速度で深さ０．３ μｍ エッチング除去し、図２（ｂ
） に示す如く所定の間隔で基板１の表面が露出する複
数の孔１４ａ を相互の間に所定の間隔を隔てて２列に
形成した後、ゲート領域３を構成する厚さ０．１５μｍ
，キャリア密度５×１０１７ｃｍ−３のｐ型ＧａＡｓ層
１３を、各孔１４ａ 内を充填し、且つ所定高さにわた
るようエピタキシャル成長させる。
ランジスタの製造方法の一例を示す。図２，図３は本発
明に係る静電誘導トランジスタの主要製造工程を示す断
面構造図である。先ず図２（ａ） に示す如くノンドー
プＧａＡｓからなる基板１上にソース領域４を構成する
ための厚さ０．３ μｍ ，キャリア密度１×１０１８
ｃｍ−３のｎ型ＧａＡｓ層１４をエピタキシャル成長さ
せる。次にこのｎ型ＧａＡｓ層１４の表面にポリメタク
リレート（ＰＭＭＡ）レジストを厚さ６０００Å塗布し
た後、加速電圧５０ｋＶ， ドーズ量２０μｃ／ｃｍ２
の電子線により、一辺０．３ μｍ の領域を直接描
画し、ＭＩＢＫとＩＰＡ との混合液を用いて現像し、
反応正イオンピームエッチングにより８００ Å／分の
速度で深さ０．３ μｍ エッチング除去し、図２（ｂ
） に示す如く所定の間隔で基板１の表面が露出する複
数の孔１４ａ を相互の間に所定の間隔を隔てて２列に
形成した後、ゲート領域３を構成する厚さ０．１５μｍ
，キャリア密度５×１０１７ｃｍ−３のｐ型ＧａＡｓ層
１３を、各孔１４ａ 内を充填し、且つ所定高さにわた
るようエピタキシャル成長させる。
【００１３】このｐ型のＧａＡｓ層１３を図２（ｃ）
に示す如く前記ｎ型ＧａＡｓ層１４表面と面一となるよ
う反応性イオンエッチング法により８００ Å／分の速
度で厚さ０．１４μｍ だけエッチングする。次いでＰ
ＭＭＡレジストを塗布し、ＵＶ光を用いて露光し、図２
（ｄ） に示す如く両側のｐ型ＧａＡｓ層１３間に位置
するｎ型のＧａＡｓ層１４、並びにｐ型ＧａＡｓ層１３
の対向する側面を反応性イオンエッチング法によって夫
々エッチング除去してｐ型ＧａＡｓ層１３間の間隙を広
げた状態の断面凹形の溝１４ｂ を形成する。
に示す如く前記ｎ型ＧａＡｓ層１４表面と面一となるよ
う反応性イオンエッチング法により８００ Å／分の速
度で厚さ０．１４μｍ だけエッチングする。次いでＰ
ＭＭＡレジストを塗布し、ＵＶ光を用いて露光し、図２
（ｄ） に示す如く両側のｐ型ＧａＡｓ層１３間に位置
するｎ型のＧａＡｓ層１４、並びにｐ型ＧａＡｓ層１３
の対向する側面を反応性イオンエッチング法によって夫
々エッチング除去してｐ型ＧａＡｓ層１３間の間隙を広
げた状態の断面凹形の溝１４ｂ を形成する。
【００１４】次にこの２列に並んだ柱状のｐ型ＧａＡｓ
層１３間に露出する基板１上並びにｐ型ＧａＡｓ層１３
， ｎ型ＧａＡｓ層１４上にわたり、図３（ａ） に示
す如く、例えばＭＢＥ 法を用いて厚さ０．１ μｍ
のノンドープＧａＡｓ層１５を均一な厚さに形成し、更
にその上にドレイン領域２を構成するための厚さ０．１
５μｍ 、キャリア密度１×１０１８ｃｍ−３のｎ型Ｇ
ａＡｓ層１２を成長させる。
層１３間に露出する基板１上並びにｐ型ＧａＡｓ層１３
， ｎ型ＧａＡｓ層１４上にわたり、図３（ａ） に示
す如く、例えばＭＢＥ 法を用いて厚さ０．１ μｍ
のノンドープＧａＡｓ層１５を均一な厚さに形成し、更
にその上にドレイン領域２を構成するための厚さ０．１
５μｍ 、キャリア密度１×１０１８ｃｍ−３のｎ型Ｇ
ａＡｓ層１２を成長させる。
【００１５】その後ｎ型ＧａＡｓ層１４及びｐ型ＧａＡ
ｓ層１３の上面が露出するよう、例えば反応性イオンエ
ッチング法を用いて図３（ｂ） に示す如くｎ型のＧａ
Ａｓ層１２及びノンドープＧａＡｓ層１５を８００ Å
／分の速度で厚さ０．３ μｍ 程度エッチングする。 そして全面にわたって厚さ８００ ÅのＳｉＮ膜を堆積
し、ソース領域４を構成するｎ型ＧａＡｓ層１４、ドレ
イン領域２を構成するｎ型ＧａＡｓ層１２に対向する位
置において夫々ＳｉＮ膜１６に孔１６ａ，１６ａ を形
成し、夫々Ａｕ／Ｎｉ／Ａｕ＋Ｇｅの電極７，８を堆積
させてオーミックコンタクトさせ、また両側の列状をな
すゲート領域３を構成するｐ型のＧａＡｓ層１３と対向
するＳｉＮ膜１６上には夫々Ａｌ電極９を形成する。
ｓ層１３の上面が露出するよう、例えば反応性イオンエ
ッチング法を用いて図３（ｂ） に示す如くｎ型のＧａ
Ａｓ層１２及びノンドープＧａＡｓ層１５を８００ Å
／分の速度で厚さ０．３ μｍ 程度エッチングする。 そして全面にわたって厚さ８００ ÅのＳｉＮ膜を堆積
し、ソース領域４を構成するｎ型ＧａＡｓ層１４、ドレ
イン領域２を構成するｎ型ＧａＡｓ層１２に対向する位
置において夫々ＳｉＮ膜１６に孔１６ａ，１６ａ を形
成し、夫々Ａｕ／Ｎｉ／Ａｕ＋Ｇｅの電極７，８を堆積
させてオーミックコンタクトさせ、また両側の列状をな
すゲート領域３を構成するｐ型のＧａＡｓ層１３と対向
するＳｉＮ膜１６上には夫々Ａｌ電極９を形成する。
【００１６】ちなみに寸法例を示すと図１において基板
１の縦方向寸法：１．５ μｍ 、横方向寸法：１．４
５μｍ 、また基板１の下面からソース領域４表面迄の
高さは０．３ μｍ 程度である。なお、実施例はドレ
イン領域２に対向させてゲート領域３、ソース領域４を
形成した構成を示したが、ドレイン領域２に代えてソー
ス領域４を形成し、これに対向させてゲート領域３，ド
レイン領域２を形成してもよいことは勿論である。
１の縦方向寸法：１．５ μｍ 、横方向寸法：１．４
５μｍ 、また基板１の下面からソース領域４表面迄の
高さは０．３ μｍ 程度である。なお、実施例はドレ
イン領域２に対向させてゲート領域３、ソース領域４を
形成した構成を示したが、ドレイン領域２に代えてソー
ス領域４を形成し、これに対向させてゲート領域３，ド
レイン領域２を形成してもよいことは勿論である。
【００１７】
【発明の効果】以上の如く本発明に係る静電誘導トラン
ジスタ及びその製造方法にあっては基板上に半導体膜を
隔ててドレイン領域（又はソース領域）を、また他側に
ソース領域（又はドレイン領域）及びゲート領域を相対
向させて基板表面と平行な向きに並列させて形成したか
ら、ゲート領域に対する電圧制御によって基板と平行な
向きに電流を通流せしめ得ることとなり、他の回路素子
との集積化が容易となり、更にゲート領域はソース領域
（又はドレイン領域）を構成する第１の半導体層に所定
の間隔で２列に穿った孔内を充填する態様で半導体をエ
ピタキシャル成長させて形成することとしたから、ゲー
ト領域を構成する半導体層中の不純物濃度がばらつく等
の不都合が解消され、電流制御機能が安定する等、本発
明は優れた効果を奏するものである。
ジスタ及びその製造方法にあっては基板上に半導体膜を
隔ててドレイン領域（又はソース領域）を、また他側に
ソース領域（又はドレイン領域）及びゲート領域を相対
向させて基板表面と平行な向きに並列させて形成したか
ら、ゲート領域に対する電圧制御によって基板と平行な
向きに電流を通流せしめ得ることとなり、他の回路素子
との集積化が容易となり、更にゲート領域はソース領域
（又はドレイン領域）を構成する第１の半導体層に所定
の間隔で２列に穿った孔内を充填する態様で半導体をエ
ピタキシャル成長させて形成することとしたから、ゲー
ト領域を構成する半導体層中の不純物濃度がばらつく等
の不都合が解消され、電流制御機能が安定する等、本発
明は優れた効果を奏するものである。
【図１】本発明に係る静電誘導トランジスタの模式的斜
視図である。
視図である。
【図２】本発明に係る静電誘導トランジスタの製造方法
の主要製造工程を示す断面構造図である。
の主要製造工程を示す断面構造図である。
【図３】本発明に係る静電誘導トランジスタの製造方法
の主要製造工程を示す断面構造図である。
の主要製造工程を示す断面構造図である。
【図４】従来の静電誘導トランジスタの製造方法の主要
製造工程を示す断面構造図である。
製造工程を示す断面構造図である。
１ 基板
２ ドレイン領域
３ ゲート領域
４ ソース領域
５ ノンドープＧａＡｓ膜
１２ ｎ型のＧａＡｓ層
１３ ｐ型のＧａＡｓ層
１４ ｎ型のＧａＡｓ層
Claims (2)
- 【請求項１】 基板上に、ドレイン領域（又はソース
領域）を設け、このドレイン領域（又はソース領域）に
沿わせて半導体膜を設け、この半導体膜を隔てて前記ド
レイン領域（又はソース領域）と対向させてソース領域
（又はドレイン領域）とゲート領域とを交互に設けてあ
り、前記ドレイン領域（又はソース領域），半導体膜及
びソース領域（又はドレイン領域）は基板表面にこれと
平行な向きに位置せしめてあることを特徴とする静電誘
導トランジスタ。 - 【請求項２】 基板上にソース領域（又はドレイン領
域）を構成する第１の半導体層を形成する工程と、該第
１の半導体層に基板表面が露出する複数の孔を所定の間
隔を隔てて２列に形成する工程と、各孔内にゲート領域
を形成する第２の半導体層をエピタキシャル成長により
充填形成する工程と、充填形成された２列の第２の半導
体層間における前記第１の半導体層を基板表面が露出す
るようエッチング除去する工程と、基板表面及び第１，
第２の半導体層の側面に沿って第３の半導体膜を形成す
る工程と、この断面凹形に形成した第３の半導体膜の内
側にドレイン領域（又はソース領域）を形成する第４の
半導体層を形成する工程とを含むことを特徴とする静電
誘導トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03125562A JP3075769B2 (ja) | 1991-04-26 | 1991-04-26 | 静電誘導トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03125562A JP3075769B2 (ja) | 1991-04-26 | 1991-04-26 | 静電誘導トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04328873A true JPH04328873A (ja) | 1992-11-17 |
| JP3075769B2 JP3075769B2 (ja) | 2000-08-14 |
Family
ID=14913269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03125562A Expired - Lifetime JP3075769B2 (ja) | 1991-04-26 | 1991-04-26 | 静電誘導トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3075769B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8598659B2 (en) | 2005-10-26 | 2013-12-03 | Hewlett-Packard Development Company, L.P. | Single finger gate transistor |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7639968B2 (en) | 2006-03-27 | 2009-12-29 | Brother Kogyo Kabushiki Kaisha | Process unit and image forming apparatus |
| JP4882759B2 (ja) | 2006-03-27 | 2012-02-22 | ブラザー工業株式会社 | プロセスユニット、トナーボックスおよび画像形成装置 |
| US7587155B2 (en) | 2006-03-27 | 2009-09-08 | Brother Kogyo Kabushiki Kaisha | Process cartridge and image forming apparatus |
-
1991
- 1991-04-26 JP JP03125562A patent/JP3075769B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8598659B2 (en) | 2005-10-26 | 2013-12-03 | Hewlett-Packard Development Company, L.P. | Single finger gate transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3075769B2 (ja) | 2000-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2577330B2 (ja) | 両面ゲ−ト静電誘導サイリスタの製造方法 | |
| CA3142312A1 (en) | Ohmic contacts with direct access pathways to two-dimensional electron sheets | |
| KR100978452B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH04328873A (ja) | 静電誘導トランジスタ及びその製造方法 | |
| US12484294B2 (en) | Vertical fin-based field effect transistor (FinFET) with neutralized fin tips | |
| US5541424A (en) | Permeable base transistor having laminated layers | |
| US5369044A (en) | Method for producing a semiconductor device | |
| JPH0359579B2 (ja) | ||
| JP3401407B2 (ja) | 半導体装置の製造方法 | |
| US4458259A (en) | Etched-source static induction transistor | |
| JP3747391B2 (ja) | 化合物半導体装置及びその製造方法 | |
| JPH06334175A (ja) | トンネルトランジスタおよびその製造方法 | |
| JPS6317562A (ja) | 超格子素子及びその製造方法 | |
| GB2151078A (en) | Semiconductor devices | |
| JPH04294585A (ja) | 縦型ｍｏｓ半導体装置の製造方法 | |
| JPS6367342B2 (ja) | ||
| JP2004281926A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH0239440A (ja) | 高速度トランジスタ | |
| JPH05102198A (ja) | 擬１次元電界効果トランジスタとその製造方法 | |
| JPS61265870A (ja) | 電界効果トランジスタの製造方法 | |
| JPS62216269A (ja) | Ｍｉｓトランジスタの製造方法 | |
| JPH04199641A (ja) | 半導体装置及びその製造方法 | |
| JPH0724309B2 (ja) | 半導体素子 | |
| JPH06188423A (ja) | 伝導度変調型トランジスタ | |
| JPH0366175A (ja) | 縦型ポイントコンタクト量子効果装置とその製造方法 |