JPS62197841A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので例えば
、マイクロコンピュータ機能を持つ半導体集積回路装置
に利用して有効な技術に関するものである。

〔従来の技術〕

プログラム用のＲＯＭ　（リード・オンリー・メモリ）
やデータ保持用のＲＡＭ　（ランダム・アクセス・メモ
リ）等を内蔵した１チップのマイクロコンピュータが公
知である。このようなｌチップのマイクロコンピュータ
に関しては、例えば■日立製作所昭和５８年９月発行「
日立マイクロコンピュータデータブック　８ビツトシン
グルチップ」がある。

〔発明が解決しようとする問題点〕

上記ＲＡＭやＲＯＭは、半導体集積回路の技術の進展に
伴い、約２にバイトのように比較的大きな記憶容量を持
つものを形成することが可能になっている。このように
、比較的大きな記憶容量、言い換えるならば、上記ＲＡ
ＭやＲＯＭが占めるアドレス空間が大きくなると、次の
ような問題が生じることが判明した。上記ＲＡＭやＲＯ
Ｍのアドレス空間を従来と同様に固定にすると、マルチ
チップ構成の既存のマ・Ｃクロコンピユータを上記ｌチ
ップのマイクロコンピュータ′に置き換えるとき、ＲＡ
　ＭやＲＯＭのアドレス空間の不一致が生じて、上記内
蔵のｎＡＩＡやＲＯＭのアドレスに合わせるというプロ
グラムの変更を余儀なくされてしまう、また、上記ＲＡ
ＭやＲＯＭのアドレス空間が固定にされていると、シス
テムの拡張や変更に際して、上記同様なプログラムの変
更を伴うことがしばしば生じる暖れがある。

この発明の目的は、内蔵の記憶回路のアドレス空間の変
更を容易にした半導体集積回路装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、アドレス指定によって選択される第１の記憶
回路のためのアドレスデータを書き込み可能な第２の記
憶回路により修飾するものである。

〔作　用〕

上記した手段によれば、書き込み可能な第２の記憶回路
により上記ＲＡＭやＲＯＭ等の記憶回路のアドレス空間
を任意に変更指定できるから、既存のマルチチップ構成
のマイクロコンピュータの置き換えやシステムの拡張、
変更が容易にできる。

〔実施例〕

第１図には、この発明に係る１チップマイクロコンピユ
ータの一実施例のブロック図が示されている。同図にお
いて、破線で示した半導体集積回路装置ＬＳＩは、全体
として１チップマイクロコンピユータを構成しており、
公知の半導体集積回路装置の製造技術によって、特に制
限されないが、単結晶シリコンのような１個の半導体基
板上において形成される。

記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。

Ａはアキュムレータ、Ｘはインデッ゛クスレジスタ、Ｃ
Ｃはコンディションコードレジスタ、ＳＰはスタックポ
インタ、ＰＣＨ，ＰＣＬはプログラムカウンタ、ＣＰＵ
−Ｃ０ＮＴはＣＰＵコント台−クーラＬＵは算術論理ユ
ニットである。

これらのマイクロプロセッサＣＰｔＪの構成は、公知で
あるので、その詳細な説明を省略する。　　゛記号Ｉ１
０で示されているのは、入出力ボートであり、その内部
にデータ伝送双方向レジスタを含んでいる。また、記号
Ｉで示されているのは、入力専用ボートである。

記号Ｏ８Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰｔＪにおいて必
要とされるクロックパルスが形成される。また、上記基
準周波数信号は、タイマーの基準時間パルスとしても用
いられる。

このタイマー回路は、カウンタＣ０ＵＮＴ、プリスケー
ラＰＲ及びコントローラＣ０ＮＴとによって構成される
。

記号ＲＡＭで示されているのは、ランダム・アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。この実施例では、特に制限されないが、上記
ＲＡＭの記憶容量は、約２にバイトのような比較的大き
な記憶容量を持つものとされる。

記号ＲＯＭで示されているのは、リード・オンリー・メ
モリであり、各種情報処理のためのプログラム又はデー
タが書込まれている。特に制限されないが、この実施例
のＲＯＭは、マスクＲＯＭが用いられる。このマスクＲ
ＯＭに代えて、ＥＲＲＯＭ　（エレクトリカリ・プログ
ラマブル・ＲＯＭ）を用いるものであってもよい。

以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としパスＢＵＳによって相互に接続されている。こ
のバスＢＵＳには、データバスとアドレスバスとが含ま
れるものである。また、制御信号線やタイミング信号線
は省略されている。

この実施例のマイクロコンピュータにおいては、上記Ｒ
ＡＭのアドレス空間を任意に指定できるようにするため
、次の回路が設けられる。

上記のようにＲＡ　Ｍは、約２にバイトの記憶容量を持
つものである。バスＢＵＳにおけるアドレスバスが例え
ば１６ビツトから成る場合、ＲＡＭは、そのアドレス指
定のために１６ビツト（約６４にのアドレス空間）のう
ち１１ピントからなるアドレス信号ＡＯ−ＡＩＯが供給
される。上記１６ビツトのアドレス信号のうちの残りの
アドレス信号Ａｌ１−Ａ１５は、コンパレータＤＣに供
給される。このコンパレータＤＣは、特に制限されない
が、リロケーションレジスタＬＲに記憶されたアドレス
信号ＢＯ−８４と上記アドレス信号Ａ１１−Ａ１５との
一致／不−敗を検出する。すなわち、コンパレータは、
例えば第３図に示されたように上記アドレス信号Ａｌｌ
とＢＯ１Ａ１２とＢ１、Ａ１３とＢ２、Ａ１４とＢ３及
びＡ１５とＢ４とを受ける一致／不一致回路（排他的論
理和回路ＥＮＯないしＥＮ４から成る）と、各一致／不
−敗回路の出力信号を受けるナンド回路ＮＤとインバー
タ回路ＩＶからなる論理積回路とから構成される。上記
論理積回路には、また、マイクロプロセッサＣＰＵから
出力されるＲＡＭイネーブル信号ＲＥＭが供給される。

これに応じて、論理積回路から出力される出力信号ＳＥ
Ｌは上記ＲＡＭにセレクト信号として供給される。すな
わち、コンパレータＤＣは、上記アドレス信号Ａｌｌ〜
Ａ１５とレジスタＬＲの対応する各記憶情報ＢＯ〜Ｂ４
が全て一致ならば、ＲＡＭのチップセレクト又はチップ
イネーブル端子に選択レベルを供給する。ＲＡＭには、
またマイクロプロセッサＣＰＵから出力される読み出し
書き込み制御信号Ｒ／Ｗが直接的に供給される。これに
より、ＲＡＭは、残りのアドレス信号ＡＯ−ＡＩＯによ
り、１つのアドレスが指示され、書き込み又は読み出し
動作を行う。

これによって、第２図に示すように、約６４にのアドレ
ス空間に対して、上記リロケーションレジスタＬＲに記
憶されている合計５ビツトの記憶情！ＩＩＢＯ〜Ｂ４に
応じて、約２にのアドレス空間毎に、ＲＡＭのアドレス
空間をシフトさせることができる６例えば、上記記憶情
報ＢＯ〜Ｂ４が０００００なら、ＲＡＭのアドレス空間
は、１６進法で表すと５ｏｏｏｏ〜３０７）”Ｆとなり
、上記記憶情報ＢＯ〜Ｂ４が００００１なら、ＲＡＭの
アドレス空間は、１６進法で表すと５ｏａｏｏ〜５ＯＦ
ＦＦのようにシフトできる。

上記リロケーションレジスタＬ　Ｒは、１つのアドレス
が割り当てられ、ソフトウェアによってそのアドレス指
定により選択し、データバスから上記記憶情報ＢＯ〜Ｂ
４の書き込みが行われるものである。

上記リロケーションレジスタＬ　Ｒは、そのシステムに
より、はソ゛固定にしてよいから、初期設定のときにの
み書き込みを可能にすることが望ましい。例えば、電源
投入やシテス１１リセント後の初期設定において、その
書き込みが行われたことを記憶する記憶回路を設けて、
以後の書き込みを禁止するようにしてもよい、また、Ｒ
ＡＭのアドレス空間を指定する記憶情報ＢＯないしＢ４
は、上記レジスタＬＲに代え、プログラマブルＲＯＭ。

ポリシリコン層や細いアルミニュウム配線を用いた記憶
手段を利用して、そのアドレス設定を固定的にするもの
としてもよい。また、これらの固定的な記憶回路とレジ
スタとの組み合わせによって、上記記憶情報ＢＯないし
Ｂ４を形成するものとしてもよい。この場合、例えば最
上位ビットＢ４を固定にすると、上記ＲＡＭのアドレス
は、第２図に示した上記約６４にのアドレス空間のうち
の上又は下半分のアドレス空間内で上記レジスタの記憶
情報に従って上記同様な２にバイト毎の任意のアドレス
空間に設定することができる。

上記した実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）書き込み可能な記憶回路に、ＲＡＭの特定のアド
レスを指定するアドレス信号を除く上位ビ１．トのアド
レス信号を記憶させることによって、ＲＡＭ全体のアド
レス空間を任意に設定することができる。これによって
、例えば既存のマルチチップ構成のマイクロコンピュー
タを上記ＲＡＭを内蔵する１チップのマイクロコンピュ
ータにそのプログラムを変更することなく、容易に置き
換えることができるという効果が得られる。

（２）上記（１１により、ＲＡＭのアドレス空間をシフ
トさせることができるから、１チップのマイクロコンピ
ュータにおける機能の拡張や変更を容易にできるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、ＲＯＭについ
ても、上記同様なりロケーションレジスタ等の書き込み
可能な記憶回路によって、そのアドレス空間を任意にシ
フトさせるようにするものであってもよい。上記書き込
み可能な記憶回路の記憶情報（アドレス信号）によって
、ＲＡＭやＲＯＭのセレクト信号を形成するコンパレー
タＤＣの具体的回路構成は、種々の実施形態を採ること
ができるものである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である１チ　゛ツブマイク
ロコンピュータに適用した場合について説明したが、そ
れに限定されるものではなく、例えば、各種ゲーム、い
わゆるＩｃカード等のようにマイク【１コンピユ一タ機
能と、比較的大きな記憶容量を持つ記憶回路を内蔵する
各種半裏幕体集積回路装置に広く利用できるものである
。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、書き込み可能な記憶回路に、ＲＡ　ＭやＲ
ＯＭ等の記憶回路の特定のアドレスを指定するアドレス
信号を除く上位ビットのアドレス信号を記憶させ、この
記憶情報に従って上記記憶回路のセレクト信号を発生さ
せることによって、上記記憶回路のアドレス空間を任意
に設定、変更することができる。

【図面の簡単な説明】

第１図は、この発明が適用された１チップマイクロコン
ピユータの一実施例を示すブロック図、第２図は、その
アドレス空間の割り当ての一例ＮＴ・・ＣＰＵコントロ
ーラ、ＡＬＵ・・算術論理ユニット、Ａ・・アキュムレ
ータ、Ｘ・・インデックスレジスタ、ＣＣ・・コンディ
シランコードレジスタ、ＳＰ・・スタックポインタ、Ｐ
ＣＨ。 ＰＣＬ・・プログラムカウンタ、ＲＡＭ・・ランダム・
アクセス・メモリ、ＲＯＭ・・リード・オンリー・メモ
リ、Ｉｌｏ・・入出力ボート、！・・入力専用ボート、
ＯＳＣ・・発振回路、Ｃ０ＵＮＴ・・カウンタ、Ｃ０Ｎ
Ｔ・・コントローラ、ＰＲ・・プリスケーラ、ＢＵＳ・
・バス、ＬＧＣ・・論理制御回路、ＤＣ・・コンパレー
タ、ＬＲ第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、アドレス指定によって選択される第１の記憶回路と
   、書き込み可能な第２の記憶回路とを備え、上記第１の
   記憶回路に供給されるアドレス指定情報を上記第２の記
   憶回路の情報によって直接的に修飾するようにしてなる
   ことを特徴とする半導体集積回路装置。 ２、上記第２の記憶回路により指定されるアドレス情報
   は、上記第１の記憶回路の特定のアドレスを指定するア
   ドレス信号を除く上位ビットのアドレス信号であること
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路装置。 ３、上記半導体集積回路装置は１チップのマイクロコン
   ピュータ機能を持つものであり、上記第１の記憶回路は
   内蔵のランダム・アクセス・メモリであり、上記第２の
   記憶回路は、レジスタであることを特徴とする特許請求
   の範囲第１又は第２項記載の半導体集積回路装置。