JPH04329436A - 中央演算処理装置 - Google Patents
中央演算処理装置Info
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- JPH04329436A JPH04329436A JP3126695A JP12669591A JPH04329436A JP H04329436 A JPH04329436 A JP H04329436A JP 3126695 A JP3126695 A JP 3126695A JP 12669591 A JP12669591 A JP 12669591A JP H04329436 A JPH04329436 A JP H04329436A
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- program
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、中央演算処理装置に係
り、詳細には即値データ（ｉｍｍｅｄｉａｔｅ ｄａｔ
ａ）をプログラムメモリ中に配置可能にした中央演算処
理装置に関する。
り、詳細には即値データ（ｉｍｍｅｄｉａｔｅ ｄａｔ
ａ）をプログラムメモリ中に配置可能にした中央演算処
理装置に関する。
【０００２】
【従来の技術】命令は一般に０〜３個のオペランドおよ
び０〜１個の次命令を指定することができる。ＣＰＵは
、命令実行時にこれらの指定に従ってオペランドおよび
次命令の存在する位置、即ち、アドレスを決定する必要
がある。また、命令のオペランド部がオペランドそのも
のである場合、これを即値データ（以下、即値という）
と呼び、定数オペランドとして用いる。従来のＣＰＵに
おいては命令オペランドとメモリを特定するために数値
化された小量のデータ（オペランド）とにより構成され
、大量のデータは外部ＲＯＭとしてＣＰＵのプログラム
メモリのアドレッシング空間とは別のアドレッシング回
路により供給される。ＣＰＵは外部のアドレッシング回
路を命令によって個別に制御し、外部ＲＯＭからのデー
タは所定のバスを通して演算用ＲＡＭに格納される。
び０〜１個の次命令を指定することができる。ＣＰＵは
、命令実行時にこれらの指定に従ってオペランドおよび
次命令の存在する位置、即ち、アドレスを決定する必要
がある。また、命令のオペランド部がオペランドそのも
のである場合、これを即値データ（以下、即値という）
と呼び、定数オペランドとして用いる。従来のＣＰＵに
おいては命令オペランドとメモリを特定するために数値
化された小量のデータ（オペランド）とにより構成され
、大量のデータは外部ＲＯＭとしてＣＰＵのプログラム
メモリのアドレッシング空間とは別のアドレッシング回
路により供給される。ＣＰＵは外部のアドレッシング回
路を命令によって個別に制御し、外部ＲＯＭからのデー
タは所定のバスを通して演算用ＲＡＭに格納される。
【０００３】プログラムメモリが１アドレスにオペコー
ド、オペランド１、オペランド２のデジタルコードを出
力する固定長固定サイクル命令であるとすると、即値を
演算時に１回だけ使用する場合は上記命令に含ませてし
まうことができる。例えば、＜ｍｏｖ Ｒ０ ５０
Ｈ＞（Ｒ０というＲＡＭの一部に即値５０Ｈを格納する
）命令がプログラムメモリから出力された場合、その命
令のオペコードがオペレーションデコーダを通して解読
されオペレーションデコーダからｍｏｖ（ムーブ）制御
を行うための信号が出力されるとともに、オペランド１
がＲＡＭアドレス制御回路を通してＲＡＭの格納アドレ
スを指定し、オペランド２が所定ビット（例えば、８ビ
ット）の即値を直接バス、セレクタ及びＡＬＵを通して
演算用ＲＡＭのデータ入力に入力することによってＲＡ
Ｍの所定領域Ｒ０に５０Ｈという即値が入力される。こ
の例では命令の中に存在するため制御用の即値しか使用
されない。一般に、データメモリ（電子楽器等に用いた
場合では周波数テーブル、伴奏データ等）は大量である
ため上述したようにプログラムメモリ内に即値データと
して存在させることはできず、外部にデータメモリ（外
部ＲＯＭ）を設けてこのデータメモリからデータを取込
む必要がある。
ド、オペランド１、オペランド２のデジタルコードを出
力する固定長固定サイクル命令であるとすると、即値を
演算時に１回だけ使用する場合は上記命令に含ませてし
まうことができる。例えば、＜ｍｏｖ Ｒ０ ５０
Ｈ＞（Ｒ０というＲＡＭの一部に即値５０Ｈを格納する
）命令がプログラムメモリから出力された場合、その命
令のオペコードがオペレーションデコーダを通して解読
されオペレーションデコーダからｍｏｖ（ムーブ）制御
を行うための信号が出力されるとともに、オペランド１
がＲＡＭアドレス制御回路を通してＲＡＭの格納アドレ
スを指定し、オペランド２が所定ビット（例えば、８ビ
ット）の即値を直接バス、セレクタ及びＡＬＵを通して
演算用ＲＡＭのデータ入力に入力することによってＲＡ
Ｍの所定領域Ｒ０に５０Ｈという即値が入力される。こ
の例では命令の中に存在するため制御用の即値しか使用
されない。一般に、データメモリ（電子楽器等に用いた
場合では周波数テーブル、伴奏データ等）は大量である
ため上述したようにプログラムメモリ内に即値データと
して存在させることはできず、外部にデータメモリ（外
部ＲＯＭ）を設けてこのデータメモリからデータを取込
む必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の中央演算処理装置にあっては、外部のデータ
メモリからデータを取込む構成となっていたため、専用
のデータメモリ及びそのアドレッシング回路が必要とな
るばかりか演算用ＲＡＭにデータを格納するまでに非常
に時間がかかるため高速処理ができないという問題点が
あった。すなわち、上記データメモリは、プログラムメ
モリからの指示を受けて演算用ＲＡＭからのアドレスデ
ータを出力ラッチに格納することによってアドレスが与
えられ、これによって初めてデータメモリからデータが
読み出されることとなり、読み出されたデータは所定の
セレクタ及びＡＬＵを通して演算用ＲＡＭに格納される
。従来の電子楽器用カスタムＣＰＵなどではすべてこの
方法によりボードにアドレス１６〜２２ビットをセット
してデータメモリのアクセスを行っている。このため、
従来では、（Ｉ）データメモリ及びそのアドレッシング
回路が別に必要となる、（ＩＩ）高速に即値が得られず
、処理時間がかかりすぎる、（ＩＩＩ）大量データ処理
が困難になり、大量データ処理が必要な電子楽器用ＣＰ
Ｕとしての速度のボトルネックとなりつつある、（ＩＶ
）メモリ単位の下落に伴って大量データ処理が行われる
傾向にあり、上記不具合がより拡大しつつある、という
問題があった。そこで本発明は、プログラムメモリ領域
にデータメモリ領域を配置可能として専用のデータメモ
リ及びそのアドレッシング回路を不要にするとともに、
処理速度を大幅に向上させることができる中央演算処理
装置を提供することを目的としている。
うな従来の中央演算処理装置にあっては、外部のデータ
メモリからデータを取込む構成となっていたため、専用
のデータメモリ及びそのアドレッシング回路が必要とな
るばかりか演算用ＲＡＭにデータを格納するまでに非常
に時間がかかるため高速処理ができないという問題点が
あった。すなわち、上記データメモリは、プログラムメ
モリからの指示を受けて演算用ＲＡＭからのアドレスデ
ータを出力ラッチに格納することによってアドレスが与
えられ、これによって初めてデータメモリからデータが
読み出されることとなり、読み出されたデータは所定の
セレクタ及びＡＬＵを通して演算用ＲＡＭに格納される
。従来の電子楽器用カスタムＣＰＵなどではすべてこの
方法によりボードにアドレス１６〜２２ビットをセット
してデータメモリのアクセスを行っている。このため、
従来では、（Ｉ）データメモリ及びそのアドレッシング
回路が別に必要となる、（ＩＩ）高速に即値が得られず
、処理時間がかかりすぎる、（ＩＩＩ）大量データ処理
が困難になり、大量データ処理が必要な電子楽器用ＣＰ
Ｕとしての速度のボトルネックとなりつつある、（ＩＶ
）メモリ単位の下落に伴って大量データ処理が行われる
傾向にあり、上記不具合がより拡大しつつある、という
問題があった。そこで本発明は、プログラムメモリ領域
にデータメモリ領域を配置可能として専用のデータメモ
リ及びそのアドレッシング回路を不要にするとともに、
処理速度を大幅に向上させることができる中央演算処理
装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】本発明は、複数の命令か
らなる所定のプログラムを記憶するプログラム記憶手段
と、前記プログラム記憶手段をアドレッシングして命令
を読出すアドレッシング手段と、演算用データを書込み
読出し可能な演算データ記憶手段と、前記プログラム記
憶手段から出力される命令に含まれるオペコードを解読
する命令解読手段と、前記プログラム記憶手段から出力
される命令に含まれるオペランドを用いて前記演算デー
タ記憶手段をアドレッシングして演算用データを書込み
又は読出しする演算データアドレッシング手段と、前記
命令解読手段の解読結果に従って前記演算データ記憶手
段に対する演算を実行する演算手段と、を備えた中央演
算処理装置において、前記プログラム記憶手段にさらに
即値データを転送する機能を有する第１の転送命令及び
、前記命令解読手段から所定の制御信号を出力させる第
２の転送命令を記憶させ、前記制御手段を遅延させて遅
延制御信号を出力する遅延手段とを設け、前記命令解読
手段は、前記遅延手段から出力された遅延制御信号によ
り即値データ転送後の所定数の命令の実行を停止するよ
うに制御するようにしている。
らなる所定のプログラムを記憶するプログラム記憶手段
と、前記プログラム記憶手段をアドレッシングして命令
を読出すアドレッシング手段と、演算用データを書込み
読出し可能な演算データ記憶手段と、前記プログラム記
憶手段から出力される命令に含まれるオペコードを解読
する命令解読手段と、前記プログラム記憶手段から出力
される命令に含まれるオペランドを用いて前記演算デー
タ記憶手段をアドレッシングして演算用データを書込み
又は読出しする演算データアドレッシング手段と、前記
命令解読手段の解読結果に従って前記演算データ記憶手
段に対する演算を実行する演算手段と、を備えた中央演
算処理装置において、前記プログラム記憶手段にさらに
即値データを転送する機能を有する第１の転送命令及び
、前記命令解読手段から所定の制御信号を出力させる第
２の転送命令を記憶させ、前記制御手段を遅延させて遅
延制御信号を出力する遅延手段とを設け、前記命令解読
手段は、前記遅延手段から出力された遅延制御信号によ
り即値データ転送後の所定数の命令の実行を停止するよ
うに制御するようにしている。
【０００６】
【作用】本発明では、プログラム記憶手段に即値データ
を転送する機能を有する第１の転送命令と、命令解読手
段から所定の制御信号を出力させる第２の転送命令とが
記憶されている。そして、遅延手段により制御信号が遅
延され、プログラム記憶手段から出力されたオペコード
及び遅延手段から出力された遅延制御信号により即値デ
ータ転送後の所定数の命令のみ実行を停止するように制
御される。すなわち、即値データの転送が行われると遅
延制御信号によりその後の所定数の命令が無効となるよ
うに制御される。従って、無条件分岐命令等を用いるこ
となくプログラムの作成ができ、少ない命令でデータテ
ーブル参照が実現可能になる。
を転送する機能を有する第１の転送命令と、命令解読手
段から所定の制御信号を出力させる第２の転送命令とが
記憶されている。そして、遅延手段により制御信号が遅
延され、プログラム記憶手段から出力されたオペコード
及び遅延手段から出力された遅延制御信号により即値デ
ータ転送後の所定数の命令のみ実行を停止するように制
御される。すなわち、即値データの転送が行われると遅
延制御信号によりその後の所定数の命令が無効となるよ
うに制御される。従って、無条件分岐命令等を用いるこ
となくプログラムの作成ができ、少ない命令でデータテ
ーブル参照が実現可能になる。
【０００７】
【実施例】以下、本発明を図面に基づいて説明する。
【０００８】原理説明
先ず、本発明の基本原理について説明する。図１及び図
２はデータテーブルを参照して転送命令を実行するプロ
グラムのリストを示す図であり、図１は従来のプログラ
ムリストを、図２は本発明にかかる中央演算処理装置の
プログラムリストを示している。ここで、データテーブ
ルは６ｂｙｔｅのデータテーブルとし、オペコード，オ
ペランド１，オペランド２はＨＥＸ表現で表されている
ものとする。
２はデータテーブルを参照して転送命令を実行するプロ
グラムのリストを示す図であり、図１は従来のプログラ
ムリストを、図２は本発明にかかる中央演算処理装置の
プログラムリストを示している。ここで、データテーブ
ルは６ｂｙｔｅのデータテーブルとし、オペコード，オ
ペランド１，オペランド２はＨＥＸ表現で表されている
ものとする。
【０００９】また、プログラムはオペコードが６ｂｉｔ
１オペランド１，オペランド２が８ｂｉｔであり、命令
が２２ｂｉｔ１ｓｔｅｐの固定長固定サイクル命令であ
るとすると、従来の命令による動作は図１のリストに示
すようなものとなる。すなわち、図１に示すように、先
ずアドレスＡで＜ｍｏｖ ｒ０ ｒｓ＞命令が出力され
ると、演算用ＲＡＭ（後述）のｒ０（オペランド１）に
ｒ５（オペランド２）の内容を転送し、＜ｓｈ １ ｒ
０＞命令により演算用ＲＡＭのｒ０を１ｂｉｔ左シフト
してｒ０に転送する。そして、＜ｂｒｒ ｒ０＞命令を
実行する。ここで、ｂｒｒは、プログラムカウンタ（Ｐ
Ｃ）相対分岐（ブランチ）命令であり、この場合はＰＣ
に現在のＰＣ値＝Ａ＋２＋１にレジスタｒ０の値（０２
Ｈ）を加算した値を格納することによってＡ＋２＋１＋
２＝Ａ＋５のアドレスに分岐する動作を行う（図１ア参
照）。すなわち、＜ｂｒｒｒ０＞命令はその時のレジス
タｒ０の値を足したアドレスに分岐させる命令であり、
プログラムメモリ上の即値データであるｒ０の値で分岐
先を指定できるため、外部のデータメモリ等から即値デ
ータを読込む必要はなく処理速度の点で非常に好適であ
る。
１オペランド１，オペランド２が８ｂｉｔであり、命令
が２２ｂｉｔ１ｓｔｅｐの固定長固定サイクル命令であ
るとすると、従来の命令による動作は図１のリストに示
すようなものとなる。すなわち、図１に示すように、先
ずアドレスＡで＜ｍｏｖ ｒ０ ｒｓ＞命令が出力され
ると、演算用ＲＡＭ（後述）のｒ０（オペランド１）に
ｒ５（オペランド２）の内容を転送し、＜ｓｈ １ ｒ
０＞命令により演算用ＲＡＭのｒ０を１ｂｉｔ左シフト
してｒ０に転送する。そして、＜ｂｒｒ ｒ０＞命令を
実行する。ここで、ｂｒｒは、プログラムカウンタ（Ｐ
Ｃ）相対分岐（ブランチ）命令であり、この場合はＰＣ
に現在のＰＣ値＝Ａ＋２＋１にレジスタｒ０の値（０２
Ｈ）を加算した値を格納することによってＡ＋２＋１＋
２＝Ａ＋５のアドレスに分岐する動作を行う（図１ア参
照）。すなわち、＜ｂｒｒｒ０＞命令はその時のレジス
タｒ０の値を足したアドレスに分岐させる命令であり、
プログラムメモリ上の即値データであるｒ０の値で分岐
先を指定できるため、外部のデータメモリ等から即値デ
ータを読込む必要はなく処理速度の点で非常に好適であ
る。
【００１０】＜ｄｍｖｉ ３２１０Ｈ＞命令は、即値転
送命令であり、即値であるオペランド１，２の値（ここ
では２１０Ｈ）を１６ｂｉｔのＬＭレジスタ（後述）に
転送する命令である。なお、図１のリスト中△印はデー
タであることを示している。
送命令であり、即値であるオペランド１，２の値（ここ
では２１０Ｈ）を１６ｂｉｔのＬＭレジスタ（後述）に
転送する命令である。なお、図１のリスト中△印はデー
タであることを示している。
【００１１】＜ｂｒ ｅｎｄ＞命令は、無条件分岐であ
り、ｅｎｄはそのラベルを示す。同様に、＜ｂｒ ｅｎ
ｄ＞命令で図１イに示すように無条件分岐する。
り、ｅｎｄはそのラベルを示す。同様に、＜ｂｒ ｅｎ
ｄ＞命令で図１イに示すように無条件分岐する。
【００１２】＜ｄｍｖｉ ＢＡ９８Ｈ＞命令では即値Ｂ
Ａ９８Ｈを１６ｂｉｔのレジスタＬＭにセットするもの
であるが、この場合は図１イに示すアドレスＡ＋６番地
の無条件分岐により実行されない。
Ａ９８Ｈを１６ｂｉｔのレジスタＬＭにセットするもの
であるが、この場合は図１イに示すアドレスＡ＋６番地
の無条件分岐により実行されない。
【００１３】＜ｄｍｏｖ ｒ２，３ ＬＭ＞命令はＬＭ
レジスタの１６ｂｉｔデータ７６５４Ｈをレジスタｒ２
，ｒ３にデータ転送する命令であり、これによってＬＭ
の内容が内部のレジスタｒ２，ｒ３に読み込まれる。
レジスタの１６ｂｉｔデータ７６５４Ｈをレジスタｒ２
，ｒ３にデータ転送する命令であり、これによってＬＭ
の内容が内部のレジスタｒ２，ｒ３に読み込まれる。
【００１４】以上のように、上記リストの例ではＡ番地
のｒ５を１にセットしておけばアドレスＡ＋５番地の２
ｂｙｔｅデータがｒ２，ｒ３にセットされる。また、ｒ
５＝０にするとＡ＋３番地の即値データがｒ２，ｒ３に
転送され、ｒ５＝１にするとＡ＋７番地の即値データが
ｒ２，ｒ３に転送されるテーブル参照プログラムとなっ
ている。
のｒ５を１にセットしておけばアドレスＡ＋５番地の２
ｂｙｔｅデータがｒ２，ｒ３にセットされる。また、ｒ
５＝０にするとＡ＋３番地の即値データがｒ２，ｒ３に
転送され、ｒ５＝１にするとＡ＋７番地の即値データが
ｒ２，ｒ３に転送されるテーブル参照プログラムとなっ
ている。
【００１５】ところで、上記即値転送命令＜ｄｍｖｉ＞
を用いて即値データを転送することによって即値データ
をプログラムメモリ上に配置可能となり、これによって
外部のデータメモリからのデータの取込みが減少すると
ともにデータテーブルアクセスがプログラム命令と同時
に行えるようになって処理速度が高められることとなる
。しかし、即値データにより分岐先を指定するために相
対分岐命令＜ｂｒｒ ｒｏ＞の他に無条件分岐命令＜ｂ
ｒｒ ｅｎｄ＞が必要となり（この＜ｂｒｒ ｅｎｄ＞
がないと、適当なアドレス番地に分岐できない場合があ
る）、図１に示すようにプログラムステップ数が増えて
しまい効率よいプログラム作成が困難であるという問題
点があった。
を用いて即値データを転送することによって即値データ
をプログラムメモリ上に配置可能となり、これによって
外部のデータメモリからのデータの取込みが減少すると
ともにデータテーブルアクセスがプログラム命令と同時
に行えるようになって処理速度が高められることとなる
。しかし、即値データにより分岐先を指定するために相
対分岐命令＜ｂｒｒ ｒｏ＞の他に無条件分岐命令＜ｂ
ｒｒ ｅｎｄ＞が必要となり（この＜ｂｒｒ ｅｎｄ＞
がないと、適当なアドレス番地に分岐できない場合があ
る）、図１に示すようにプログラムステップ数が増えて
しまい効率よいプログラム作成が困難であるという問題
点があった。
【００１６】そこで本発明に係る中央演算処理装置では
図２のプログラムリストに示すように＜ｄｍｖｉ＞命令
と同様に２ｂｙｔｅの即値をＬＭレジスタに転送し、次
の命令の動作を無効にする（いわゆるＮＯＰにする）ｄ
ｍｖｉｓ命令を設けることにより、＜ｂｒ ｅｎｄ＞命
令を不要にして図２のプログラムリストで図１のプログ
ラムリストと同様の動作をさせるようにする。すなわち
、図２に示すように、先ずアドレスＡの＜ｍｏｖ ｒ０
ｒ５＞命令により演算用ＲＡＭのｒ０にｒ５の内容を
転送し、＜ｂｒｒ ｒ０＞命令でプログラムカウンタ（
ＰＣ）において現在のＰＣ値（ＰＣ＋１）にレジスタｒ
０の値（ｒ０＝０１Ｈ）を加算した値のアドレスＡ＋３
に分岐する動作を行う（図２ア参照）。
図２のプログラムリストに示すように＜ｄｍｖｉ＞命令
と同様に２ｂｙｔｅの即値をＬＭレジスタに転送し、次
の命令の動作を無効にする（いわゆるＮＯＰにする）ｄ
ｍｖｉｓ命令を設けることにより、＜ｂｒ ｅｎｄ＞命
令を不要にして図２のプログラムリストで図１のプログ
ラムリストと同様の動作をさせるようにする。すなわち
、図２に示すように、先ずアドレスＡの＜ｍｏｖ ｒ０
ｒ５＞命令により演算用ＲＡＭのｒ０にｒ５の内容を
転送し、＜ｂｒｒ ｒ０＞命令でプログラムカウンタ（
ＰＣ）において現在のＰＣ値（ＰＣ＋１）にレジスタｒ
０の値（ｒ０＝０１Ｈ）を加算した値のアドレスＡ＋３
に分岐する動作を行う（図２ア参照）。
【００１７】＜ｄｍｖｉｓ ３２１０Ｈ＞命令は、即値
をレジスタＬＭに転送し、かつ、次の命令の動作を無効
にする機能を有する即値転送命令であり、前記１６ｂｉ
ｔ即値転送命令＜ｄｍｖｉ＞にスキップ（ｓｋｉｐ）を
付加した命令に相当する。なお、このアドレスＡ＋２番
地の＜ｄｍｖｉｓ ３２１０Ｈ＞命令はこのプログラム
リストでは図２アに示す分岐命令によりＡ＋３番地に分
岐されるため実行されない。また、図２のリスト中△印
はデータであることを示している。
をレジスタＬＭに転送し、かつ、次の命令の動作を無効
にする機能を有する即値転送命令であり、前記１６ｂｉ
ｔ即値転送命令＜ｄｍｖｉ＞にスキップ（ｓｋｉｐ）を
付加した命令に相当する。なお、このアドレスＡ＋２番
地の＜ｄｍｖｉｓ ３２１０Ｈ＞命令はこのプログラム
リストでは図２アに示す分岐命令によりＡ＋３番地に分
岐されるため実行されない。また、図２のリスト中△印
はデータであることを示している。
【００１８】＜ｄｍｖｉｓ ７６５４Ｈ＞命令では、即
値７６５４ＨをＬＭにセットし、次の＜ｄｍｖｉｓ Ｂ
Ａ９８Ｈ＞を無処理とし時間のみ費やすようにアドレス
カウンタの値を＋１更新してＰＣからＡ＋５をプログラ
ムメモリに与えるようにする（図２イ参照）。＜ｄｍｏ
ｖ ｒ２３ ＬＭ＞命令によりＬＭ値をレジスタｒ２，
ｒ３に転送する（図２ウ参照）。
値７６５４ＨをＬＭにセットし、次の＜ｄｍｖｉｓ Ｂ
Ａ９８Ｈ＞を無処理とし時間のみ費やすようにアドレス
カウンタの値を＋１更新してＰＣからＡ＋５をプログラ
ムメモリに与えるようにする（図２イ参照）。＜ｄｍｏ
ｖ ｒ２３ ＬＭ＞命令によりＬＭ値をレジスタｒ２，
ｒ３に転送する（図２ウ参照）。
【００１９】以上は、ｒ０＝１の場合の例であるが、同
様にｒ０＝０の場合は＜ｄｍｖｉｓ ７６５４Ｈ＞命令
＜ｄｍｖｉ ＢＡ９８Ｈ＞命令がＮＯＰになり、またｒ
０＝２の場合は＜ｄｍｖｉ ＢＡ９８Ｈ＞命令が実行さ
れてｒ２３＝ＢＡ９８Ｈとなる。このように、図２のプ
ログラムリストで図１のプログラムリストと同様の動作
をさせることができるようになるため、プログラムステ
ップ数を大幅に減少させることができる。また、データ
がプログラムメモリに直接格納されるので従来のように
外部のデータメモリからデータを読み出してくる処理が
なくなりコストが低減されるとともに処理速度が格段に
向上する。
様にｒ０＝０の場合は＜ｄｍｖｉｓ ７６５４Ｈ＞命令
＜ｄｍｖｉ ＢＡ９８Ｈ＞命令がＮＯＰになり、またｒ
０＝２の場合は＜ｄｍｖｉ ＢＡ９８Ｈ＞命令が実行さ
れてｒ２３＝ＢＡ９８Ｈとなる。このように、図２のプ
ログラムリストで図１のプログラムリストと同様の動作
をさせることができるようになるため、プログラムステ
ップ数を大幅に減少させることができる。また、データ
がプログラムメモリに直接格納されるので従来のように
外部のデータメモリからデータを読み出してくる処理が
なくなりコストが低減されるとともに処理速度が格段に
向上する。
【００２０】一実施例
以下、上記基本原理に基づいて実施例を説明する。図３
〜図８は本発明に係る中央演算処理装置の一実施例を示
す図であり、固定長固定サイクル命令を実行する中央演
算処理装置に適用した例である。
〜図８は本発明に係る中央演算処理装置の一実施例を示
す図であり、固定長固定サイクル命令を実行する中央演
算処理装置に適用した例である。
【００２１】先ず、構成を説明する。図３は中央演算処
理装置の全体構成図である。図３において、１１は固定
長サイクル命令を実行可能な中央演算処理装置（ＣＰＵ
）、１２はＣＰＵ１１にデータを供給する外部データメ
モリであり、ＣＰＵ１１は、基本クロックＣＫ１，ＣＫ
２および制御信号ＭＯＶ，ＢＲＲ，ＤＭＶＩ，ＤＭＯＶ
を基に各部を制御するクロック信号Ｐ１，Ｐ２，Ｐ３，
Ｐ４，Ｐ５，Ｔ１（図７参照）を生成するクロック回路
２１と、制御信号ＭＯＶ，ＢＲＲ，ＤＭＶＩ，ＤＭＯＶ
を基に各ゲートを制御する信号Ｃ１，Ｃ２，Ｃ３，Ｃ４
，Ｃ５，Ｃ６（図７参照）を生成するデータ制御回路２
２と、オペコード、オペランド１，オペランド２が１ア
ドレスに存在する固定長固定サイクル命令に基づくプロ
グラムを記憶するプログラムメモリ２３と、プログラム
メモリ２３から出力される命令に含まれるオペコードを
解読して各部に制御信号ＭＯＶ，ＢＲＲ，ＤＭＶＩ，Ｄ
ＭＯＶ等（図４参照）を出力するオペレーション（イン
ストラクション）デコーダ２４（図４）と、オペレーシ
ョンデコーダ２４からの出力信号ＳＫＩＰに基づいて即
値データ転送後の次の１命令の実行を止める命令信号Ｂ
ＮＯＰを出力するＮＯＰ回路２５と（図６）、演算のた
めのデータを書込み読出し可能な演算用ＲＡＭ２６と、
プログラムメモリ２３から出力される命令に含まれるオ
ペランド１を用いて演算用ＲＡＭ２６をアドレッシング
する演算用ＲＡＭアドレス制御回路２７と、オペレーシ
ョンデコーダ２４の解読結果に従って演算用ＲＡＭ２６
に対する演算を実行する演算回路２８と、プログラムメ
モリ２２をアドレッシングするプログラムカウンタ（Ｐ
Ｃ）２９と、データを一時的に保持するラッチ（ＬＭ）
３０と、データメモリ１２に出力されるアドレスデータ
をラッチするラッチ（Ｌ３）３１とにより構成されてお
り、これら各部はゲート回路３２〜３６を有するバス３
７により接続されている。
理装置の全体構成図である。図３において、１１は固定
長サイクル命令を実行可能な中央演算処理装置（ＣＰＵ
）、１２はＣＰＵ１１にデータを供給する外部データメ
モリであり、ＣＰＵ１１は、基本クロックＣＫ１，ＣＫ
２および制御信号ＭＯＶ，ＢＲＲ，ＤＭＶＩ，ＤＭＯＶ
を基に各部を制御するクロック信号Ｐ１，Ｐ２，Ｐ３，
Ｐ４，Ｐ５，Ｔ１（図７参照）を生成するクロック回路
２１と、制御信号ＭＯＶ，ＢＲＲ，ＤＭＶＩ，ＤＭＯＶ
を基に各ゲートを制御する信号Ｃ１，Ｃ２，Ｃ３，Ｃ４
，Ｃ５，Ｃ６（図７参照）を生成するデータ制御回路２
２と、オペコード、オペランド１，オペランド２が１ア
ドレスに存在する固定長固定サイクル命令に基づくプロ
グラムを記憶するプログラムメモリ２３と、プログラム
メモリ２３から出力される命令に含まれるオペコードを
解読して各部に制御信号ＭＯＶ，ＢＲＲ，ＤＭＶＩ，Ｄ
ＭＯＶ等（図４参照）を出力するオペレーション（イン
ストラクション）デコーダ２４（図４）と、オペレーシ
ョンデコーダ２４からの出力信号ＳＫＩＰに基づいて即
値データ転送後の次の１命令の実行を止める命令信号Ｂ
ＮＯＰを出力するＮＯＰ回路２５と（図６）、演算のた
めのデータを書込み読出し可能な演算用ＲＡＭ２６と、
プログラムメモリ２３から出力される命令に含まれるオ
ペランド１を用いて演算用ＲＡＭ２６をアドレッシング
する演算用ＲＡＭアドレス制御回路２７と、オペレーシ
ョンデコーダ２４の解読結果に従って演算用ＲＡＭ２６
に対する演算を実行する演算回路２８と、プログラムメ
モリ２２をアドレッシングするプログラムカウンタ（Ｐ
Ｃ）２９と、データを一時的に保持するラッチ（ＬＭ）
３０と、データメモリ１２に出力されるアドレスデータ
をラッチするラッチ（Ｌ３）３１とにより構成されてお
り、これら各部はゲート回路３２〜３６を有するバス３
７により接続されている。
【００２２】演算回路２８は、演算用ＲＡＭ２６から読
出された演算データをラッチするラッチ（Ｌ１）４１，
（Ｌ２）４２と、ラッチ（Ｌ２）４２の出力とバス３７
を通して入力されたデータ（例えば、ラッチＬＭに格納
された即値データ、データメモリ１２から読出されたデ
ータ）とを制御信号Ｃ２に従って選択するセレクタ（Ｓ
１）４３と、ラッチ（Ｌ１）４１の出力及びセレクタ（
Ｓ１）４３で選択された出力を基にオペレーションデコ
ーダ２４による解読結果（デコード信号）に従って所定
の演算を実行し、その結果を演算用ＲＡＭ２６に出力す
るＡＬＵ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃａｌ
ｕｎｉｔ）４４とから構成されている。
出された演算データをラッチするラッチ（Ｌ１）４１，
（Ｌ２）４２と、ラッチ（Ｌ２）４２の出力とバス３７
を通して入力されたデータ（例えば、ラッチＬＭに格納
された即値データ、データメモリ１２から読出されたデ
ータ）とを制御信号Ｃ２に従って選択するセレクタ（Ｓ
１）４３と、ラッチ（Ｌ１）４１の出力及びセレクタ（
Ｓ１）４３で選択された出力を基にオペレーションデコ
ーダ２４による解読結果（デコード信号）に従って所定
の演算を実行し、その結果を演算用ＲＡＭ２６に出力す
るＡＬＵ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃａｌ
ｕｎｉｔ）４４とから構成されている。
【００２３】また、プログラムカウンタ（ＰＣ）２９は
、次に読出す命令が入っているメモリのアドレスを保持
し命令実行により＋１ずつインクリメントするもので、
図示しないスタックカウンタのアドレスの増減により分
岐命令の次の命令のアドレス（復帰後アドレス）を格納
するスタックメモリ等とともにプログラムメモリ２３を
アドレッシングするアドレッシング回路としての機能を
有する。
、次に読出す命令が入っているメモリのアドレスを保持
し命令実行により＋１ずつインクリメントするもので、
図示しないスタックカウンタのアドレスの増減により分
岐命令の次の命令のアドレス（復帰後アドレス）を格納
するスタックメモリ等とともにプログラムメモリ２３を
アドレッシングするアドレッシング回路としての機能を
有する。
【００２４】図４はオペレーションデコーダ２４の構成
をシンボリックに表現した構成図である。オペレーショ
ンデコーダ２４は例えばＮＡＮＤ ＲＯＭにより構成
されており、図４に示すように命令コードＢＮＯＰ，Ｏ
Ｐ０〜ＯＰ５をＲＯＭ中のマイクロプログラムの所定命
令ＳＵＢ，ＳＨＬ，Ｂｒ，Ｂｒｒ，Ｍｏｖ，ＤＭＶＩ，
ＳＫＩＰにコード変換するマッピングアレイとして構成
されている。すなわち、オペレーションデコーダ２４は
１６ｂｉｔの即値転送命令＜ｄｍｖｉｓ＞を実現するた
めのインストラクションデコーダであり、本実施例では
プログラムメモリ２３のオペコード（例えば、６ｂｉｔ
）を６４種類の命令にデコードする機能を持ち、それぞ
れの命令に相当する出力（ｍｏｖ，ＡＤＤ，…）が出力
される従来のデコード回路に加えて、さらにＢＮＯＰ入
力、ＳＫＩＰ出力が追加される構成となっている。ここ
で、ＢＮＯＰは図４に示すようにＳＫＩＰ以外の全ての
命令ラインとＡＮＤ条件になっているため、ＢＮＯＰが
「Ｌ」レベルである場合にはＳＫＩＰ出力以外の出力は
全て「Ｌ」となる。 その結果のいずれの命令も実行されないようにＣＰＵ１
１全体が動作する。また、ＤＭＶＩ出力は＜ｄｍｖｉ＞
命令及び＜ｄｍｖｉｓ＞命令時にＢＮＯＰ＝Ｈであれば
ともに「Ｈ」となる出力である。ＢＮＯＰ＝１，ＢＮＯ
Ｐ＝０における上記デコード動作は図５により示されて
いる。
をシンボリックに表現した構成図である。オペレーショ
ンデコーダ２４は例えばＮＡＮＤ ＲＯＭにより構成
されており、図４に示すように命令コードＢＮＯＰ，Ｏ
Ｐ０〜ＯＰ５をＲＯＭ中のマイクロプログラムの所定命
令ＳＵＢ，ＳＨＬ，Ｂｒ，Ｂｒｒ，Ｍｏｖ，ＤＭＶＩ，
ＳＫＩＰにコード変換するマッピングアレイとして構成
されている。すなわち、オペレーションデコーダ２４は
１６ｂｉｔの即値転送命令＜ｄｍｖｉｓ＞を実現するた
めのインストラクションデコーダであり、本実施例では
プログラムメモリ２３のオペコード（例えば、６ｂｉｔ
）を６４種類の命令にデコードする機能を持ち、それぞ
れの命令に相当する出力（ｍｏｖ，ＡＤＤ，…）が出力
される従来のデコード回路に加えて、さらにＢＮＯＰ入
力、ＳＫＩＰ出力が追加される構成となっている。ここ
で、ＢＮＯＰは図４に示すようにＳＫＩＰ以外の全ての
命令ラインとＡＮＤ条件になっているため、ＢＮＯＰが
「Ｌ」レベルである場合にはＳＫＩＰ出力以外の出力は
全て「Ｌ」となる。 その結果のいずれの命令も実行されないようにＣＰＵ１
１全体が動作する。また、ＤＭＶＩ出力は＜ｄｍｖｉ＞
命令及び＜ｄｍｖｉｓ＞命令時にＢＮＯＰ＝Ｈであれば
ともに「Ｈ」となる出力である。ＢＮＯＰ＝１，ＢＮＯ
Ｐ＝０における上記デコード動作は図５により示されて
いる。
【００２５】図６はＮＯＰ回路２５の回路構成図である
。この図において、ＮＯＰ回路２５は、オペレーション
デコーダ２４で解読されたＳＫＩＰ命令と図８に示すよ
うなクロックＣＫｃ，ＣＫ２に同期してラッチし１命令
サイクル遅延させる遅延用ラッチ６１と、遅延用ラッチ
６１の出力を反転してＢＮＯＰ信号として出力するイン
バータ６２とにより構成されている。このような構成に
より、上記オペレーションデコーダ２４からＳＫＩＰ命
令が入力されるとＢＮＯＰ信号が出力される。従って、
上記ＢＮＯＰが出力されると図４のオペレーションデコ
ーダ２４の構成から明らかなように次の命令は停止され
（命令が無視される）アドレスカウンタだけが更新され
る。
。この図において、ＮＯＰ回路２５は、オペレーション
デコーダ２４で解読されたＳＫＩＰ命令と図８に示すよ
うなクロックＣＫｃ，ＣＫ２に同期してラッチし１命令
サイクル遅延させる遅延用ラッチ６１と、遅延用ラッチ
６１の出力を反転してＢＮＯＰ信号として出力するイン
バータ６２とにより構成されている。このような構成に
より、上記オペレーションデコーダ２４からＳＫＩＰ命
令が入力されるとＢＮＯＰ信号が出力される。従って、
上記ＢＮＯＰが出力されると図４のオペレーションデコ
ーダ２４の構成から明らかなように次の命令は停止され
（命令が無視される）アドレスカウンタだけが更新され
る。
【００２６】次に、本実施例の動作を説明する。
ＣＰＵ１１の各部の動作
次に、図７及び図８のタイミングチャートを参照しなが
らＣＰＵ１１の各部の動作を説明する。ここで図７は図
２のプログラムリストを実行したときの各部のタイミン
グチャートを示し、図８はＮＯＰ回路２５のタイミング
チャートを示す。ＣＰＵ１１は、図７に示すように基本
クロックＣＫ２の３サイクルで１命令が実行されるＭＯ
Ｖ，ＤＭＶＩＳと、例外的に６サイクルで１命令となる
ＢＲＲ，ＤＭＯＶ等がある。
らＣＰＵ１１の各部の動作を説明する。ここで図７は図
２のプログラムリストを実行したときの各部のタイミン
グチャートを示し、図８はＮＯＰ回路２５のタイミング
チャートを示す。ＣＰＵ１１は、図７に示すように基本
クロックＣＫ２の３サイクルで１命令が実行されるＭＯ
Ｖ，ＤＭＶＩＳと、例外的に６サイクルで１命令となる
ＢＲＲ，ＤＭＯＶ等がある。
【００２７】先ず、プログラムカウンタ（ＰＣ）２９に
より所定のアドレスが指定されるとプログラムメモリ２
３から２２ｂｉｔ固定長データが出力され、具体的には
図７に示すように上位６ｂｉｔがオペコード（Ａ１）と
してオペレーションデコーダ２４に、次の８ｂｉｔがオ
ペランド１（Ａ２）、下位８ｂｉｔがオペランド２（Ａ
３）としてバス３７を通してＲＡＭアドレス制御回路２
７に出力される。オペレーションデコーダ２４はプログ
ラムメモリ２３から出力される命令に含まれるオペコー
ドを解読し、解読結果に基づいて制御信号ＭＯＶ，ＤＭ
ＶＩ，ＤＭＯＶを各部回路に供給する。演算回路２８は
、オペレーションデコーダ２４の解読結果に従って演算
用ＲＡＭ２６に対する演算を実行し、その演算結果を演
算用ＲＡＭ２６に出力する。
より所定のアドレスが指定されるとプログラムメモリ２
３から２２ｂｉｔ固定長データが出力され、具体的には
図７に示すように上位６ｂｉｔがオペコード（Ａ１）と
してオペレーションデコーダ２４に、次の８ｂｉｔがオ
ペランド１（Ａ２）、下位８ｂｉｔがオペランド２（Ａ
３）としてバス３７を通してＲＡＭアドレス制御回路２
７に出力される。オペレーションデコーダ２４はプログ
ラムメモリ２３から出力される命令に含まれるオペコー
ドを解読し、解読結果に基づいて制御信号ＭＯＶ，ＤＭ
ＶＩ，ＤＭＯＶを各部回路に供給する。演算回路２８は
、オペレーションデコーダ２４の解読結果に従って演算
用ＲＡＭ２６に対する演算を実行し、その演算結果を演
算用ＲＡＭ２６に出力する。
【００２８】また、図３に示すようにバス３７にはアド
レスをデータ出力として演算回路２８に供給するための
ラッチ（ＬＭ）３０が設けられている。すなわち、プロ
グラムメモリ２３からオペランド１，オペランド２とし
て出力されるのはアドレスを指定するデータであり、こ
れを直接演算回路２８に供給することはできないので上
記ラッチ（ＬＭ）３０を設けてアドレスデータを一時的
に退避させておくようにする。
レスをデータ出力として演算回路２８に供給するための
ラッチ（ＬＭ）３０が設けられている。すなわち、プロ
グラムメモリ２３からオペランド１，オペランド２とし
て出力されるのはアドレスを指定するデータであり、こ
れを直接演算回路２８に供給することはできないので上
記ラッチ（ＬＭ）３０を設けてアドレスデータを一時的
に退避させておくようにする。
【００２９】ラッチ（ＬＭ）３０にラッチされたデータ
は以下のようにして演算回路２８に移される。例えば、
図７に示すようにオペコードＡ１による＜ｍｏｖ＞によ
ってｒ５に格納されているデータをｒ０に移す命令がな
され、次いでオペランドＡ２＜ｒ０＞によってラッチ（
ＬＭ）３０とバス３７との間のゲート（Ｃ５−１）３３
を開き、同時に、バス３７上におけるデータの衝突を防
止するためのゲート（Ｃ１）３２を閉じる。
は以下のようにして演算回路２８に移される。例えば、
図７に示すようにオペコードＡ１による＜ｍｏｖ＞によ
ってｒ５に格納されているデータをｒ０に移す命令がな
され、次いでオペランドＡ２＜ｒ０＞によってラッチ（
ＬＭ）３０とバス３７との間のゲート（Ｃ５−１）３３
を開き、同時に、バス３７上におけるデータの衝突を防
止するためのゲート（Ｃ１）３２を閉じる。
【００３０】ラッチ（ＬＭ）３０でラッチされたデータ
を演算回路２８に読み込むためには、先ず演算回路２８
のセレクタ（Ｓ１）４３に入力される制御信号Ｃ２を制
御する必要がある。具体的には図７に示すようにゲート
（Ｃ１）３２に入力される制御信号Ｃ１を立下げるとと
もに、制御信号Ｃ２を立上げることによってラッチ（Ｌ
Ｍ）３０からのデータをセレクタ（Ｓ１）４３で選択さ
せるようにする。また、オペランドＡ１による命令は＜
ｍｏｖ＞であるから、ＡＬＵ４４は制御信号ＭＯＶが入
力されるとＡＬＵ４４の入力端子Ｂに入力されたセレク
タ（Ｓ１）４３のデータだけを通過させて（入力端子Ａ
に入力されるデータは無視）演算用ＲＡＭ２６に出力す
る。このときのデータの流れが図７のＬ１で示されてお
り、上記通過させるということはラッチ（Ｌ１）４１か
ら“０”を出力することに相当する。また、セレクタ（
Ｓ１）４３からＡＬＵ４４に出力されるデータは図７の
Ｓ１で示される。この図に示すようにＡＬＵ４４はデー
タｒ５をそのまま演算用ＲＡＭ２６に出していることに
なる。そして、図６のＰ６に示すように演算用ＲＡＭ２
４はＰ２というタイミングでオペランド１で指定された
ｒ０にアドレスｒ０が送り込まれる。上述したラッチ（
ＬＭ）３０からのデータの取出し動作は実際には８ｂｉ
ｔ処理により行われるため同様の処理がＬＭ０，ＬＭ１
（ＬＭ０，ＬＭ１は１６ｂｉｔラッチＬＭの８ｂｉｔ単
位の名称）に分けて２回行われる。
を演算回路２８に読み込むためには、先ず演算回路２８
のセレクタ（Ｓ１）４３に入力される制御信号Ｃ２を制
御する必要がある。具体的には図７に示すようにゲート
（Ｃ１）３２に入力される制御信号Ｃ１を立下げるとと
もに、制御信号Ｃ２を立上げることによってラッチ（Ｌ
Ｍ）３０からのデータをセレクタ（Ｓ１）４３で選択さ
せるようにする。また、オペランドＡ１による命令は＜
ｍｏｖ＞であるから、ＡＬＵ４４は制御信号ＭＯＶが入
力されるとＡＬＵ４４の入力端子Ｂに入力されたセレク
タ（Ｓ１）４３のデータだけを通過させて（入力端子Ａ
に入力されるデータは無視）演算用ＲＡＭ２６に出力す
る。このときのデータの流れが図７のＬ１で示されてお
り、上記通過させるということはラッチ（Ｌ１）４１か
ら“０”を出力することに相当する。また、セレクタ（
Ｓ１）４３からＡＬＵ４４に出力されるデータは図７の
Ｓ１で示される。この図に示すようにＡＬＵ４４はデー
タｒ５をそのまま演算用ＲＡＭ２６に出していることに
なる。そして、図６のＰ６に示すように演算用ＲＡＭ２
４はＰ２というタイミングでオペランド１で指定された
ｒ０にアドレスｒ０が送り込まれる。上述したラッチ（
ＬＭ）３０からのデータの取出し動作は実際には８ｂｉ
ｔ処理により行われるため同様の処理がＬＭ０，ＬＭ１
（ＬＭ０，ＬＭ１は１６ｂｉｔラッチＬＭの８ｂｉｔ単
位の名称）に分けて２回行われる。
【００３１】以上、図７のタイミングチャートに従って
３サイクル１命令で実行されるＭＯＶの動作を例に採り
説明したが、６サイクル１命令で実行されるのＢＲＲと
ＤＭＶＩＳ動作の特徴部分を示せば次のようなものであ
る。
３サイクル１命令で実行されるＭＯＶの動作を例に採り
説明したが、６サイクル１命令で実行されるのＢＲＲと
ＤＭＶＩＳ動作の特徴部分を示せば次のようなものであ
る。
【００３２】ＣＰＵ１１の即値転送動作図７のＡ１に示
すように基本クロックＣＫ２の１番目のサイクルに同期
して立上がるクロックＴ１ に対応してプログラムメモ
リ２３から＜ｂｒｒ ｒ０＞命令が出力され、次いで図
７のＣ２に示すクロックＣ２に従ってレジスタｒ０を信
号Ａ４で指定する。また、このときのプログラムカウン
タ（ＰＣ）２９の値は（ＰＣ＋１）である。ここで、指
定されたレジスタｒ０には前の＜ｍｏｖ ｒ０，ｒ５＞
命令でｒ５の内容が格納されているが、このレジスタｒ
０に格納されている内容ｒ５を図７のＤＯＵＴに示すよ
うに演算用ＲＡＭ２６のＤＯＵＴに出力させる。信号Ａ
４でレジスタｒ０が指定されると同時に図７のＣ４に示
すタイミングでゲート（Ｃ４）３５を開きプログラムカ
ウンタ（ＰＣ）２９の値をバス３７及びセレクタ（Ｓ１
）を通してＡＬＵ４４に出力する。ＡＬＵ４４はＰＣの
値（ＰＣ＋２）とクロックＰ１によってセットされたラ
ッチ（Ｌ１）４１の内容（この場合はｒ５）を足して演
算用ＲＡＭ２６のＤＩＮにｒ０として入力し、演算用Ｒ
ＡＭ２６はＤＯＵＴからゲート（Ｃ３）３４及びバス３
７を介してプログラムカウンタ（ＰＣ）２９に戻す。す
なわち、レジスタｒ０に格納されているｒ５の内容をク
ロックＰ１のタイミングでラッチ（Ｌ１）４１にラッチ
させるとともに、プログラムカウンタ（ＰＣ）２９の値
をセレクタ（Ｓ１）を通してＡＬＵ４４に入力し、ＡＬ
Ｕ４４はこれらの値をレジスタｒ０に格納して図７のＡ
１に示す＜ｂｒｒ ｒ０＞命令のうちの最初の３サイク
ルの処理が終わる。そして、後半の３サイクルでｒ０の
値を読出すとともに、その値をゲート（Ｃ３）３４を介
して図７のＰ５に示すようにクロックＰ５のタイミング
でプログラムカウンタ（ＰＣ）２９に戻すことによって
アドレスカウンタの値が加算される。
すように基本クロックＣＫ２の１番目のサイクルに同期
して立上がるクロックＴ１ に対応してプログラムメモ
リ２３から＜ｂｒｒ ｒ０＞命令が出力され、次いで図
７のＣ２に示すクロックＣ２に従ってレジスタｒ０を信
号Ａ４で指定する。また、このときのプログラムカウン
タ（ＰＣ）２９の値は（ＰＣ＋１）である。ここで、指
定されたレジスタｒ０には前の＜ｍｏｖ ｒ０，ｒ５＞
命令でｒ５の内容が格納されているが、このレジスタｒ
０に格納されている内容ｒ５を図７のＤＯＵＴに示すよ
うに演算用ＲＡＭ２６のＤＯＵＴに出力させる。信号Ａ
４でレジスタｒ０が指定されると同時に図７のＣ４に示
すタイミングでゲート（Ｃ４）３５を開きプログラムカ
ウンタ（ＰＣ）２９の値をバス３７及びセレクタ（Ｓ１
）を通してＡＬＵ４４に出力する。ＡＬＵ４４はＰＣの
値（ＰＣ＋２）とクロックＰ１によってセットされたラ
ッチ（Ｌ１）４１の内容（この場合はｒ５）を足して演
算用ＲＡＭ２６のＤＩＮにｒ０として入力し、演算用Ｒ
ＡＭ２６はＤＯＵＴからゲート（Ｃ３）３４及びバス３
７を介してプログラムカウンタ（ＰＣ）２９に戻す。す
なわち、レジスタｒ０に格納されているｒ５の内容をク
ロックＰ１のタイミングでラッチ（Ｌ１）４１にラッチ
させるとともに、プログラムカウンタ（ＰＣ）２９の値
をセレクタ（Ｓ１）を通してＡＬＵ４４に入力し、ＡＬ
Ｕ４４はこれらの値をレジスタｒ０に格納して図７のＡ
１に示す＜ｂｒｒ ｒ０＞命令のうちの最初の３サイク
ルの処理が終わる。そして、後半の３サイクルでｒ０の
値を読出すとともに、その値をゲート（Ｃ３）３４を介
して図７のＰ５に示すようにクロックＰ５のタイミング
でプログラムカウンタ（ＰＣ）２９に戻すことによって
アドレスカウンタの値が加算される。
【００３３】一方、図６に示すＮＯＰ回路２５はオペレ
ーションデコーダ２４からのＳＫＩＰ出力を１オペレー
ションサイクル遅らせるディレイ回路であり、その出力
ＢＮＯＰラインはオペレーションデコーダ２４のＢＮＯ
Ｐ入力に接続されている。また、図２に示したリストの
プログラムの動きはＮＯＰ回路２５上では図８のタイミ
ングチャートで示される。図８に示すように＜ｄｍｖｉ
ｓ ７６５４５Ｈ＞命令実行時にはＤＭＶＩＳＫＩＰ出
力が「Ｈ」となり「７６５４」の即値をラッチ（ＬＭ）
３０に転送するとともに、ＳＫＩＰ信号はＮＯＰ回路２
５に入力される。
ーションデコーダ２４からのＳＫＩＰ出力を１オペレー
ションサイクル遅らせるディレイ回路であり、その出力
ＢＮＯＰラインはオペレーションデコーダ２４のＢＮＯ
Ｐ入力に接続されている。また、図２に示したリストの
プログラムの動きはＮＯＰ回路２５上では図８のタイミ
ングチャートで示される。図８に示すように＜ｄｍｖｉ
ｓ ７６５４５Ｈ＞命令実行時にはＤＭＶＩＳＫＩＰ出
力が「Ｈ」となり「７６５４」の即値をラッチ（ＬＭ）
３０に転送するとともに、ＳＫＩＰ信号はＮＯＰ回路２
５に入力される。
【００３４】次いで、プログラムメモリ２３は＜ｄｍｖ
ｉｓ ＢＡ９８Ｈ＞を出力する。そのとき、ＮＯＰ回路
２５の出力が「Ｈ」、ＢＮＯＰ信号が「Ｌ」となるので
ＤＭＶＩＳ出力は本来の「Ｈ」レベルが「Ｌ」レベルと
なり転送動作を行わない。この場合、他の動作も全て行
わない。このとき、ＳＫＩＰ出力は「Ｌ」となるため次
の命令でのＮＯＰ処理は行われない。次いで、プログラ
ムメモリ２３は＜ｄｍｏｖ ｒ２，３ ＬＭ＞命令を出
力し、通常の処理が実行されることになる。
ｉｓ ＢＡ９８Ｈ＞を出力する。そのとき、ＮＯＰ回路
２５の出力が「Ｈ」、ＢＮＯＰ信号が「Ｌ」となるので
ＤＭＶＩＳ出力は本来の「Ｈ」レベルが「Ｌ」レベルと
なり転送動作を行わない。この場合、他の動作も全て行
わない。このとき、ＳＫＩＰ出力は「Ｌ」となるため次
の命令でのＮＯＰ処理は行われない。次いで、プログラ
ムメモリ２３は＜ｄｍｏｖ ｒ２，３ ＬＭ＞命令を出
力し、通常の処理が実行されることになる。
【００３５】以上説明したように、本実施例では固定長
固定サイクル命令に基づくプログラムを記憶するプログ
ラムメモリ２３と、プログラムメモリ２３をアドレッシ
ングするプログラムカウンタ（ＰＣ）２９と、プログラ
ムメモリ２３から出力される命令に含まれるオペコード
を解読して各部に制御信号を出力するオペレーションデ
コーダ２４と、オペレーションデコーダ２４からの出力
信号ＳＫＩＰに基づいて転送後の次の命令の実行を止め
る命令信号ＢＮＯＰを出力するＮＯＰ回路２５と、演算
のためのデータを書込み読出し可能な演算用ＲＡＭ２６
と、プログラムメモリ２３から出力される命令に含まれ
るオペランドを用いて演算用ＲＡＭ２６をアドレッシン
グする演算用ＲＡＭアドレス制御回路２７と、オペレー
ションデコーダ２４の解読結果に従って演算用ＲＡＭ２
６に対する演算を実行する演算回路２８とを設け、オペ
レーションデコーダ２４は、ＮＯＰ回路２５から出力さ
れたＢＮＯＰにより転送機能を含む次の全ての命令機能
を停止するように制御する機能を備えているので、デー
タテーブル参照が少ない命令でできるようになりプログ
ラムステップ数を大幅に削減することができ、能率よい
プログラム作成が可能になる。また、即値の転送命令が
プログラムメモリに大量に配置可能となり、データテー
ブル・アクセスがプログラム命令と同時にできるように
なるため、処理速度を飛躍的に向上させることができる
。さらに、専用の外部データメモリやそのアドレッシン
グ回路を不要にすることができコスト低減を図ることが
できるとともに、この上述した機能を達成するための回
路もきわめて少なく従来のカスタムＣＰＵへも非常に容
易に応用可能である。
固定サイクル命令に基づくプログラムを記憶するプログ
ラムメモリ２３と、プログラムメモリ２３をアドレッシ
ングするプログラムカウンタ（ＰＣ）２９と、プログラ
ムメモリ２３から出力される命令に含まれるオペコード
を解読して各部に制御信号を出力するオペレーションデ
コーダ２４と、オペレーションデコーダ２４からの出力
信号ＳＫＩＰに基づいて転送後の次の命令の実行を止め
る命令信号ＢＮＯＰを出力するＮＯＰ回路２５と、演算
のためのデータを書込み読出し可能な演算用ＲＡＭ２６
と、プログラムメモリ２３から出力される命令に含まれ
るオペランドを用いて演算用ＲＡＭ２６をアドレッシン
グする演算用ＲＡＭアドレス制御回路２７と、オペレー
ションデコーダ２４の解読結果に従って演算用ＲＡＭ２
６に対する演算を実行する演算回路２８とを設け、オペ
レーションデコーダ２４は、ＮＯＰ回路２５から出力さ
れたＢＮＯＰにより転送機能を含む次の全ての命令機能
を停止するように制御する機能を備えているので、デー
タテーブル参照が少ない命令でできるようになりプログ
ラムステップ数を大幅に削減することができ、能率よい
プログラム作成が可能になる。また、即値の転送命令が
プログラムメモリに大量に配置可能となり、データテー
ブル・アクセスがプログラム命令と同時にできるように
なるため、処理速度を飛躍的に向上させることができる
。さらに、専用の外部データメモリやそのアドレッシン
グ回路を不要にすることができコスト低減を図ることが
できるとともに、この上述した機能を達成するための回
路もきわめて少なく従来のカスタムＣＰＵへも非常に容
易に応用可能である。
【００３６】なお、本実施例では固定サイクル命令が３
サイクル命令のＣＰＵに適用した例であるが、他のサイ
クル命令でも良いことは勿論である。また、上記ＣＰＵ
１１，オペレーションデコーダ２４やＮＯＰ回路２５等
を構成する部材の数、種類などは上述した実施例に限ら
れるものではなく、例えばレジスタ等を増やすようにし
てもよいことは言うまでもない。
サイクル命令のＣＰＵに適用した例であるが、他のサイ
クル命令でも良いことは勿論である。また、上記ＣＰＵ
１１，オペレーションデコーダ２４やＮＯＰ回路２５等
を構成する部材の数、種類などは上述した実施例に限ら
れるものではなく、例えばレジスタ等を増やすようにし
てもよいことは言うまでもない。
【００３７】
【発明の効果】本発明によれば、即値データを転送する
機能を有する第１の転送命令及び、前記命令解読手段か
ら所定の制御信号を出力させる第２の転送命令をプログ
ラム記憶手段に記憶させ、さらに制御信号を遅延させて
遅延制御信号を出力する遅延手段とを設け、命令解読手
段は、遅延手段から出力された遅延制御信号により即値
データ転送後の所定数の命令の実行を停止するように制
御しているので、データテーブル参照を少ない命令で実
行可能にしてプログラムステップ数を大幅に削減するこ
とができ、また、プログラムメモリの一部にデータ領域
を設けることが可能となり専用のデータメモリやそのア
ドレッシング回路を不要とすることができることから、
従来方式の別データＲＯＭアクセスに比べ、アドレス用
のラッチデータ処理が不要のため、非常に高速に即値が
得られる。
機能を有する第１の転送命令及び、前記命令解読手段か
ら所定の制御信号を出力させる第２の転送命令をプログ
ラム記憶手段に記憶させ、さらに制御信号を遅延させて
遅延制御信号を出力する遅延手段とを設け、命令解読手
段は、遅延手段から出力された遅延制御信号により即値
データ転送後の所定数の命令の実行を停止するように制
御しているので、データテーブル参照を少ない命令で実
行可能にしてプログラムステップ数を大幅に削減するこ
とができ、また、プログラムメモリの一部にデータ領域
を設けることが可能となり専用のデータメモリやそのア
ドレッシング回路を不要とすることができることから、
従来方式の別データＲＯＭアクセスに比べ、アドレス用
のラッチデータ処理が不要のため、非常に高速に即値が
得られる。
【図１】従来の中央演算処理装置のプログラムリストを
示す図である。
示す図である。
【図２】中央演算処理装置のプログラムリストを示す図
である。
である。
【図３】中央演算処理装置の全体構成図である。
【図４】中央演算処理装置のオペレーションデコーダの
構成図である。
構成図である。
【図５】中央演算処理装置のオペレーションデコーダの
動作を説明するための図である。
動作を説明するための図である。
【図６】中央演算処理装置のＮＯＰ回路の回路図である
。
。
【図７】中央演算処理装置のタイミングチャートである
。
。
【図８】中央演算処理装置のＮＯＰ回路のタイミングチ
ャートである。
ャートである。
１１ ＣＰＵ
１２ データメモリ
２１ クロック回路
２２ データ制御回路
２３ プログラムメモリ
２４ オペレーションデコーダ
２５ ＮＯＰ回路
２６ 演算用ＲＡＭ
２７ 演算用ＲＡＭアドレス制御回路２８ 演算回
路 ２９ プログラムカウンタ（ＰＣ） ３０ ラッチ（ＬＭ） ３２〜３６ ゲート回路 ３７ バス ４１ ラッチ（Ｌ１） ４２ ラッチ（Ｌ２） ４３ セレクタ（Ｓ１） ４４ ＡＬＵ ６１ 遅延用ラッチ ６２ インバータ
路 ２９ プログラムカウンタ（ＰＣ） ３０ ラッチ（ＬＭ） ３２〜３６ ゲート回路 ３７ バス ４１ ラッチ（Ｌ１） ４２ ラッチ（Ｌ２） ４３ セレクタ（Ｓ１） ４４ ＡＬＵ ６１ 遅延用ラッチ ６２ インバータ
Claims (1)
- 【請求項１】 複数の命令からなる所定のプログラムを
記憶するプログラム記憶手段と、前記プログラム記憶手
段をアドレッシングして命令を読出すアドレッシング手
段と、演算用データを書込み読出し可能な演算データ記
憶手段と、前記プログラム記憶手段から出力される命令
に含まれるオペコードを解読する命令解読手段と、前記
プログラム記憶手段から出力される命令に含まれるオペ
ランドを用いて前記演算データ記憶手段をアドレッシン
グして演算用データを書込み又は読出しする演算データ
アドレッシング手段と、前記命令解読手段の解読結果に
従って前記演算データ記憶手段に対する演算を実行する
演算手段と、を備えた中央演算処理装置において、前記
プログラム記憶手段にさらに即値データを転送する機能
を有する第１の転送命令及び、前記命令解読手段から所
定の制御信号を出力させる第２の転送命令を記憶させ、
前記制御手段を遅延させて遅延制御信号を出力する遅延
手段とを設け、前記命令解読手段は、前記遅延手段から
出力された遅延制御信号により即値データ転送後の所定
数の命令の実行を停止するように制御したことを特徴と
する中央演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126695A JPH04329436A (ja) | 1991-04-30 | 1991-04-30 | 中央演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126695A JPH04329436A (ja) | 1991-04-30 | 1991-04-30 | 中央演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04329436A true JPH04329436A (ja) | 1992-11-18 |
Family
ID=14941563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3126695A Pending JPH04329436A (ja) | 1991-04-30 | 1991-04-30 | 中央演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04329436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154829A (en) * | 1997-10-20 | 2000-11-28 | Matsushita Electric Industrial Co., Ltd. | Cascaded arithmetic pipeline data processor |
-
1991
- 1991-04-30 JP JP3126695A patent/JPH04329436A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154829A (en) * | 1997-10-20 | 2000-11-28 | Matsushita Electric Industrial Co., Ltd. | Cascaded arithmetic pipeline data processor |
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