JPH04314131A - 中央演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央演算処理装置に係
り、詳細には即値データ（ｉｍｍｅｄｉａｔｅ　ｄａｔ
ａ）をプログラムメモリ中に配置可能にした中央演算処
理装置に関する。

【０００２】

【従来の技術】命令は一般に０〜３個のオペランドおよ
び０〜１個の次命令を指定することができる。ＣＰＵは
、命令実行時にこれらの指定に従ってオペランドおよび
次命令の存在する位置、即ち、アドレスを決定する必要
がある。また、命令のオペランド部がオペランドそのも
のである場合、これを即値データ（以下、即値という）
と呼び、定数オペランドとして用いる。従来のＣＰＵに
おいては命令オペランドとメモリを特定するために数値
化された小量のデータ（オペランド）とにより構成され
、大量のデータは外部ＲＯＭとしてＣＰＵのプログラム
メモリのアドレッシング空間とは別のアドレッシング回
路により供給される。ＣＰＵは外部のアドレッシング回
路を命令によって個別に制御し、外部ＲＯＭからのデー
タは所定のバスを通して演算用ＲＡＭに格納される。

【０００３】プログラムメモリが１アドレスにオペコー
ド、オペランド１、オペランド２のデジタルコードを出
力する固定長固定サイクル命令であるとすると、即値を
演算時に１回だけ使用する場合は上記命令に含ませてし
まうことができる。例えば、＜ｍｏｖ　　Ｒ０　　５０
Ｈ＞（Ｒ０というＲＡＭの一部に即値５０Ｈを格納する
）命令がプログラムメモリから出力された場合、その命
令のオペコードがオペレーションデコーダを通して解読
されオペレーションデコーダからｍｏｖ（ムーブ）制御
を行うための信号が出力されるとともに、オペランド１
がＲＡＭアドレス制御回路を通してＲＡＭの格納アドレ
スを指定し、オペランド２が所定ビット（例えば、８ビ
ット）の即値を直接バス、セレクタ及びＡＬＵを通して
演算用ＲＡＭのデータ入力に入力することによってＲＡ
Ｍの所定領域Ｒ０に５０Ｈという即値が入力される。こ
の例では命令の中に存在するため制御用の即値しか使用
されない。一般に、データメモリ（電子楽器等に用いた
場合では周波数テーブル、伴奏データ等）は大量である
ため上述したようにプログラムメモリ内に即値データと
して存在させることはできず、外部にデータメモリ（外
部ＲＯＭ）を設けてこのデータメモリからデータを取込
む必要がある。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の中央演算処理装置にあっては、外部のデータ
メモリからデータを取込む構成となっていたため、専用
のデータメモリ及びそのアドレッシング回路が必要とな
るばかりか演算用ＲＡＭにデータを格納するまでに非常
に時間がかかるため高速処理ができないという問題点が
あった。すなわち、上記データメモリは、プログラムメ
モリからの指示を受けて演算用ＲＡＭからのアドレスデ
ータを出力ラッチに格納することによってアドレスが与
えられ、これによって初めてデータメモリからデータが
読み出されることとなり、読み出されたデータは所定の
セレクタ及びＡＬＵを通して演算用ＲＡＭに格納される
。従来の電子楽器用カスタムＣＰＵなどではすべてこの
方法によりボードにアドレス１６〜２２ビットをセット
してデータメモリのアクセスを行っている。このため、
従来では、（Ｉ）データメモリ及びそのアドレッシング
回路が別に必要となる、（ＩＩ）高速に即値が得られず
、処理時間がかかりすぎる、（ＩＩＩ）大量データ処理
が困難になり、大量データ処理が必要な電子楽器用ＣＰ
Ｕとしての速度のボトルネックとなりつつある、（ＩＶ
）メモリ単位の下落に伴って大量データ処理が行われる
傾向にあり、上記不具合がより拡大しつつある、という
問題があった。そこで本発明は、プログラムメモリ領域
にデータメモリ領域を配置可能として専用のデータメモ
リ及びそのアドレッシング回路を不要にするとともに、
処理速度を大幅に向上させることができる中央演算処理
装置を提供することを目的としている。

【０００５】

【課題を解決するための手段】請求項１記載の発明は、
所定のプログラムを記憶するプログラム記憶手段と、前
記プログラム記憶手段をアドレッシングするアドレッシ
ング手段と、演算用データを書込み読出し可能な演算デ
ータ記憶手段と、前記プログラム記憶手段から出力され
る命令に含まれるオペコードを解読する命令解読手段と
、前記プログラム記憶手段から出力される命令に含まれ
るオペランドを用いて前記演算データ記憶手段をアドレ
ッシングする演算データアドレッシング手段と、前記命
令解読手段の解読結果に従って前記演算データ記憶手段
に対する演算を実行する演算手段と、を備えた中央演算
処理装置において、前記アドレッシング手段は、前記オ
ペランドの即値データに基づいて前記プログラム記憶手
段の一部に復帰を前提として分岐させるアドレスを指定
するアドレス変更手段と、復帰後のアドレスを一時格納
するアドレス格納手段と、分岐後に第１の復帰命令によ
り前記アドレス格納手段から分岐命令の次の命令のアド
レスを復帰後アドレスとして読出して前記プログラム記
憶手段のアドレスとする制御手段と、復帰後に命令に含
まれるオペランドを読出して記憶させる第２の復帰命令
を設け、読出したデータを記憶するデータ記憶手段と、
を具備している。請求項２記載の発明は、前記プログラ
ム記憶手段をアドレッシングするアドレッシング手段と
、演算用データを書込み読出し可能な演算データ記憶手
段と、前記プログラム記憶手段から出力される命令に含
まれるオペコードを解読する命令解読手段と、前記プロ
グラム記憶手段から出力される命令に含まれるオペラン
ドを用いて前記演算データ記憶手段をアドレッシングす
る演算データアドレッシング手段と、前記命令解読手段
の解読結果に従って前記演算データ記憶手段に対する演
算を実行する演算手段と、を備えた中央演算処理装置に
おいて、復帰を前提として分岐を行う第１のサブルーチ
ン分岐命令と、前記分岐解読手段から所定の制御信号を
出力させる第２のサブルーチン分岐命令と、前記制御信
号を遅延させて遅延制御信号を出力する遅延手段と、前
記遅延手段から出力された遅延制御信号により分岐後の
前記プログラム記憶手段から出力される即値データを読
出して記憶する記憶手段とを設け、読出し後復帰して分
岐直後の命令を処理するようにした。

【０００６】

【作用】請求項１記載の発明では、プログラム記憶手段
の一部領域にはプログラム領域の他にデータメモリ領域
が設けられている。プログラム記憶手段のオペランドの
即値データに基づいてアドレス変更手段によりプログラ
ム記憶手段の一部に復帰を前提として分岐させるアドレ
スが指定され、復帰後のアドレスはアドレス格納手段に
一時格納される。そして、分岐後に第１の復帰命令によ
りアドレス格納手段から分岐命令の次の命令へ復帰後ア
ドレスが読出されて再度復帰されるとともに、復帰後に
命令に含まれるオペランドを読出して記憶させる第２の
復帰命令によって、読出したデータが記憶される。従っ
て、プログラム記憶手段の一部にデータ領域を設けるこ
とが可能となり専用のデータメモリ及びそのアドレッシ
ング回路を設ける必要がなくなるとともに、外部のＲＯ
Ｍアクセスに比べ、アドレス用ラッチデータの処理が不
要となり、非常に高速に即値を得ることができる。請求
項２記載の発明では、復帰を前提として分岐を行う第１
のサブルーチン分岐命令と、第１のサブルーチン分岐命
令とは別に分岐解読手段から所定の制御信号を出力させ
る第２のサブルーチン分岐命令とが設けられている。遅
延手段により制御信号が遅延され、遅延手段から出力さ
れた遅延制御信号により分岐後のプログラム記憶手段か
ら出力される即値データが読出され、その後復帰して分
岐直後の命令を処理する。従って、復帰命令を設けなく
ても強制的にプログラム実行アドレスに自動的に復帰で
き、データ領域を１００％有効に使用することが可能に
なる。

【０００７】

【実施例】以下、本発明を図面に基づいて説明する。 原理説明 先ず、本発明の基本原理について説明する。図１及び図
２はプログラムメモリの流れを示す図であり、図１は従
来のサブルーチンコールを、図２は本発明にかかる中央
演算処理装置のサブルーチンコールを示している。ここ
で、図１に示すプログラムは複数回使用する同処理のプ
ログラムをサブプログラムとし、メインルーチンからサ
ブルーチンコールにより呼び出されるとプログラムアド
レスをサブプログラムに移動させてサブプログラムの処
理（ここでは、ｍｏｖ処理）を実行する。その処理が終
了すると前記プログラムアドレスを戻してメインルーチ
ンに復帰するようにして複数回利用を可能にする。この
場合、サブルーチンからメインルーチンにはＲＥＴ（リ
ターン）命令によって戻される。

【０００８】これに対して図２に示すようにプログラム
領域と同じアドレス空間の一部にデータメモリ領域を設
けるとともに、このデータメモリ領域のアドレスＤ０に
対応してオペコードとしてＲＥＴ’命令（上述した従来
のＲＥＴ命令としては異なる動作を行う）と、オペラン
ド１，オペランド２にデータ０，データ１とを置くよう
にする。上記ＲＥＴ’命令はサブルーチンからメインル
ーチンに復帰する際の従来のＲＥＴ処理に加え、ＲＥＴ
処理前（すなわち、ＲＥＴ命令をインストラクションデ
コーダで処理中）にオペランド１，オペランド２に格納
されたデータ０，データ１を所定のラッチＬＭ（後述）
に転送する動作を行う命令である。すなわち、プログラ
ム領域の下にデータメモリ領域をもたせ、従来のＲＥＴ
命令では使用していなかったオペランド１，オペランド
２部分に演算用ＲＡＭで使用されるべきデータをセット
するようにしたものである。

【０００９】以上の構成において、メインルーチンで処
理中にデータメモリ中の１部データを読出す動作は以下
のようなものである。先ず、図２に示すように＜ｃａｌ
ｌ　　Ｄ０＞（メインルーチンの中でＤ０というアドレ
スをサブルーチンコールする）命令を実行する。すると
、従来のサブルーチンコールと同様の処理がアドレッシ
ング回路部（後述）で行われ、プログラムアドレスはプ
ログラムメモリのアドレスＤ０に移行する。これによっ
て、アドレスＤ０に依存する＜ＲＥＴ’　　ｄ０　　ｄ
１＞というオペコード、オペランド１，オペランド２が
プログラムメモリから出力される。そして、オペランド
１，オペランド２のデータｄ１，ｄ２がラッチＬＭ（後
述）にラッチされるとともにオペコードはＲＥＴ命令と
してインストラクションデコーダでデコードされて従来
と同様の復帰処理がなされ、＜ｃａｌｌ　　Ｄ０＞命令
の次の命令が実行される。例えば、この＜ｃａｌｌ　　
Ｄ０＞命令の次に＜ｍｏｖＲ０　　ＬＭ＞（ラッチＬＭ
の内容をメモリのアドレスＲ０に格納する）命令をプロ
グラムしておくようにするとプログラムエリア中のデー
タメモリ領域の即値をメモリに読み込むことが可能にな
る。同様に、＜ｃａｌｌ　　Ｄ１＞（Ｄ１というアドレ
スをサブルーチンコールする）命令を実行すると、プロ
グラムアドレスはアドレスＤ１に存在する＜ＲＥＴ’　
　ｄ２　　ｄ３＞というオペコード、オペランド１，オ
ペランド２が出力される。このように、プログラムメモ
リの一部にデータメモリ領域をもたすことが可能となっ
たため、専用のデータメモリ及びそのアドレッシング回
路が不要となるばかりか該データがプログラムメモリに
直接格納されるので従来のように外部のデータメモリか
らデータを読み出してくる処理がなくなり処理速度が格
段に向上する。

【００１０】第１実施例 以下、上記基本原理に基づいて実施例を説明する。図３
〜図６は本発明に係る中央演算処理装置の第１実施例を
示す図であり、固定長固定サイクル命令を実行する中央
演算処理装置に適用した例である。

【００１１】先ず、構成を説明する。図３は中央演算処
理装置の全体構成図である。図３において、１１は固定
長サイクル命令を実行可能な中央演算処理装置（ＣＰＵ
）、１２はＣＰＵ１１にデータを供給する外部データメ
モリであり、ＣＰＵ１１は、基本クロックＣＫ１，ＣＫ
２および制御信号ＯＰ１，ＯＰ２，Ｍを基に各部を制御
するクロック信号Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６
（図５参照）を生成するクロック回路２１と、オペコー
ド、オペランド１，オペランド２が１アドレスに存在す
る固定長固定サイクル命令に基づくプログラムを記憶す
るプログラムメモリ２２と、プログラムメモリ２２から
出力される命令に含まれるオペコードＡ１を解読して各
部に制御信号ＯＰ１，ＯＰ２，Ｍ，Ｃ１，Ｃ３（図５参
照）を出力するオペレーション（インストラクション）
デコーダ２３と、演算のためのデータを書込み読出し可
能な演算用ＲＡＭ２４と、プログラムメモリ２２から出
力される命令に含まれるオペランドＡ２を用いて演算用
ＲＡＭ２４をアドレッシングする演算用ＲＡＭアドレス
制御回路２５と、オペレーションデコーダ２３の解読結
果に従って演算用ＲＡＭ２４に対する演算を実行する演
算回路２６と、プログラムメモリ２２をアドレッシング
するアドレッシング回路２７と、分岐からの復帰命令に
オペランド１，オペランド２として含まれているデータ
を一時的に保持するラッチ（ＬＭ０）２８，（ＬＭ１）
２９と、データメモリ１２に出力されるアドレスデータ
をラッチするラッチ（Ｌ３）３０とにより構成されてお
り、これら各部はゲート回路３１〜３５を有するバス３
６により接続されている。

【００１２】演算回路２６は、演算ＲＡＭ２４から読出
された演算データをラッチするラッチ（Ｌ１）４１，（
Ｌ２）４２と、ラッチ（Ｌ２）４２の出力とバス３６を
通して入力されたデータ（例えば、ラッチＬＭ０，ＬＭ
１に格納された復帰命令に戻されるデータ、データメモ
リ１２から読出されたデータ）とを制御信号Ｃ３に従っ
て選択するセレクタ（Ｓ１）４３と、ラッチ（Ｌ１）４
１の出力及びセレクタ（Ｓ１）４３で選択された出力を
基にオペレーションデコーダ２３による解読結果（デコ
ード信号Ｍ）に従って所定の演算を実行し、その結果を
演算用ＲＡＭ２４に出力するＡＬＵ（ａｒｉｔｈｍｅｔ
ｉｃ　　ｌｏｇｉｃａｌ　　ｕｎｉｔ）４４と、から構
成されている。

【００１３】また、アドレッシング回路２７は、次に読
出す命令が入っているメモリのアドレスを保持し命令実
行により＋１ずつインクリメントするプログラムカウン
タ（ＰＣ）５１と、スタックカウンタ５２のアドレスの
増減により分岐命令の次の命令のアドレス（復帰後アド
レス）を格納するスタックメモリ（ＳＴ）５３と、プロ
グラムカウンタ（ＰＣ）５１に格納されていたアドレス
、スタックメモリ５３に格納されていたアドレス及びプ
ログラムメモリ２２からのオペランド１，２アドレスの
うちの何れかのアドレスを制御信号ＯＰ１，ＯＰ２に従
って選択するセレクタ（Ｓ２）５４と、選択されたアド
レスをクロック信号Ｐ１のタイミングでラッチしてプロ
グラムメモリ２２に出力するアドレスラッチ（ＡＬ）５
５とから構成されている。

【００１４】次に、本実施例の動作を説明する。 演算命令例 図３で示した中央演算処理装置１１の各部の具体的な動
作を説明するにあたって、先ず図１４のタイミングチャ
ートを参照しながら８ｂｉｔの演算命令例＜ＡＤ１　　
ｒｄ１　　０５Ｈ＞における動作を述べる。この命令が
実行されるとき、プログラムメモリ２２は２２ｂｉｔの
コードを出力し、ｂｉｔ０〜７／ｂｉｔ８〜１５／ｂｉ
ｔ１６〜２１をそれぞれオペランド２／オペランド１／
オペコードと呼ぶ。例えば、図４に示すように上記命令
時はオペコード／オペランド１／オペランド２を“０６
０１０５”のデジタルコードにより出力するものとする
と、＜オペコード＞０６Ｈ（ＨはＨＥＸ表現、以下同様
）は、オペレーションデコーダ２３に入力され、その出
力制御線は（１）ＡＬＵ４４の入出力演算をＣ＝Ａ＋Ｂ
となるような制御コードをＡＬＵ４４に与える。 （２）オペランド２の出力を８ｂｉｔバスラインに接続
するＣ１をＯＮする。 （３）ＡＬＵ４４のＢ入力のセレクタ（Ｓ１）４３入力
をバス３６に接続する。 （４）演算用ＲＡＭ２４のリードライト制御を行う（後
述）。 ＜オペランド１＞は、ＲＡＭアドレス制御回路２５を通
して演算用ＲＡＭ２４に直接０１Ｈが与えられる。 ＜オペランド２＞は、Ｃ１〜バス３６を通してＡＬＵ４
４が与えられる。 本ＣＰＵ１１では以上の動作を３タイミング１サイクル
により実行する。このタイミングで、Ｌ１コントロール
はオペレーションデコーダ２３の出力で演算用ＲＡＭ２
４の出力データをラッチするラッチ（Ｌ１）４１のコン
トロール信号である。同様に、ＲＡＭライト信号はオペ
レーションデコーダ２３の出力で演算用ＲＡＭ２４に書
き込むためのパルスであり、この信号がＬＯＷのときは
ＲＡＭ２４に与えられているアドレスのデータが出力さ
れ続ける。

【００１５】以上のようにＴ１でＲＡＭ２４に与えられ
ているアドレスで選択されているセルの内容（ここでは
３Ｈ）がＴ１中央でＬ１にラッチされる。Ｔ２でＴ１の
ときＡＬＵの２入力に与えられたデータを加算する。そ
して、Ｔ３でその内容を再びｒｄ１に書込む。従って、
ｒｄ１←ｒｄ１＋０５Ｈとなり、３＋５＝８がｒｄに格
納され演算が終了する。同様に、ＡＤＤ　　ｒｄ１　　
ｒｄ２の場合には、Ｔ１はＴ２のタイミングでＬ２にｒ
ｄ２の内容をラッチし、セレクタ（Ｓ１）４３をＡＬＵ
Ｂ入力　　Ｌ２出力とすることにより、ｒｄ２←ｒｄ１
＋ｄｒ２の演算が実行される。

【００１６】ＣＰＵ１１の各部の動作 次に、図５及び図６のタイミングチャートを参照しなが
らＣＰＵ１１の各部の動作を説明する。ＣＰＵ１１は、
図５に示すように基本クロックＣＫ２の３サイクルで１
命令が実行される（例外的に、６サイクルで１命令とい
うものもある）。先ず、アドレッシング回路２７により
所定のアドレスが指定されるとプログラムメモリ２２か
ら２２ｂｉｔ固定長データが出力され、具体的には上位
６ｂｉｔがオペコード（Ａ１）としてオペレーションデ
コーダ２３に、次の８ｂｉｔがオペランド１（Ａ２）、
下位８ｂｉｔがオペランド３（Ａ３）としてバス３６を
通してＲＡＭアドレス制御回路２５及びセレクタ（Ｓ２
）５４にそれぞれ出力される。オペレーションデコーダ
２３はプログラムメモリ２２から出力される命令に含ま
れるオペコードを解読し、解読結果に基づいて制御信号
ＯＰ１，ＯＰ２，Ｍ，Ｃ１，Ｃ３を各部回路に供給する
。演算回路２６は、オペレーションデコーダ２３の解読
結果に従って演算用ＲＡＭ２４に対する演算を実行し、
その演算結果を演算用ＲＡＭ２４に出力する。このよう
な場合において、アドレス指定により＜ＣａｌｌＡＤｕ
　　ＡＤｏ＞命令が実行されるとプログラムメモリ２２
からはこの命令に基づいてオペコードＡ１，オペランド
Ａ２，Ａ３としてＣａｌｌ，ＡＤｕ，ＡＤｏが出力され
る。ここで、Ｃａｌｌはインストラクション命令であり
、ＡＤｕ，ＡＤｏはアドレスを指定するデータである。 オペコードＡ１はオペレーションデコーダ２３により解
析され、その結果オペレーションデコーダ２３からはＣ
ａｌｌ文を示す指令ＯＰ１がセレクタ（Ｓ２）５４に出
力される。セレクタ（Ｓ２）５４にはプログラムカウン
タ（ＰＣ）５１出力、スタックメモリ５３出力ＳＴＲ、
オペランド１，オペランド２が入力されており、セレク
タ（Ｓ２）５４に指令ＯＰ１が入力されるとＣａｌｌ命
令によるＪＵＭＰ先のアドレスであるオペランドＡ２，
Ａ３を選択する。ここで、１命令（３サイクル）の間Ｏ
Ｐ１が出力されているからその間図５Ｓ２に示すように
オペランド１，２のデータＤ０が選択される。

【００１７】セレクタ（Ｓ２）５４の出力はアドレスラ
ッチ（ＡＬ）５５に入力され、アドレスラッチ（ＡＬ）
５５は図５に示すように基本クロックＣＫ１の１サイク
ル目の部分に応答して出力されるクロック信号Ｐ１に対
応して出力されるセレクタ（Ｓ２）５４の出力データＤ
０をラッチする。なお、セレクタ（Ｓ２）５４にＯＰ１
が入力されないときは＋１ずつインクリメントされるプ
ログラムカウンタ（ＰＣ）５１のアドレス出力ＰＣがア
ドレスラッチ（ＡＬ）にラッチされることになる。

【００１８】上述したオペランド１，２データＤ０のラ
ッチを行うのと同時にサブルーチンコールのためのスタ
ック処理が実行される。すなわち、Ｃａｌｌ命令の先の
命令のアドレスを生成しているプログラムカウンタ（Ｐ
Ｃ）５１の復帰先アドレスデータはスタックカウンタ５
２によりそのアドレスが増減するスタックメモリ（ＳＴ
）５３に格納され、それによってサブプログラムの処理
が始まる。その後、サブプログラムの終了時にＲＥＴ（
復帰）命令が実行されるとスタックメモリ５３に格納さ
れていたメインルーチンの戻り先アドレスがセレクタ（
Ｓ２）５４により選択され、ｃａｌｌ命令の次の命令よ
り処理が実行される。

【００１９】この処理を具体的に説明する。図３に示す
ようにスタックメモリ（ＳＴ）５３には図５に示すクロ
ック信号Ｐ２が入力されており、スタックメモリ５３は
Ｐ２が入った時点でプログラムカウンタ（ＰＣ）５１の
値をスタックメモリ５３に退避させる。このときの状態
を図５のＳＴＫに示すようにプログラムカウンタ（ＰＣ
）５１の値（ＰＣ＋１）をＰ２に同期してスタックメモ
リ５３に格納しておく。プログラムカウンタ（ＰＣ）５
１にはクロック信号Ｐ３が入力されており、このＰ３入
力により＋１されてＤ０＋１が出力される。そして、ア
ドレスラッチ（ＡＬ）５５の値Ｄ０はプログラムメモリ
２２に出力され、読み込んだＤ０によって図２に示すよ
うにＤ０をアドレスとしてデータ０，データ１が読み出
される。すなわち、図２に示すプログラムメモリ２２上
でアドレスＤ０が指定されると次のサイクルでデータ０
，データ１が出ることになる。このとき、ＲＥＴ命令も
プログラムメモリ２２から命令の一部としてオペレーシ
ョンデコーダ２３に出力されるから、オペレーションデ
コーダ２３はこれを解読して指令ＯＰ２をセレクタ（Ｓ
２）５４に出力する。ＯＰ２が入力されると、セレクタ
（Ｓ２）５４からはプログラムカウンタ（ＰＣ）５１に
入っていた（ＰＣ＋１）が選択されアドレスラッチ（Ａ
Ｌ）５５に入力される。この状態でアドレスラッチ（Ａ
Ｌ）５５に基本クロックＣＫ１の１サイクル目に同期し
て立ち上がるクロック信号Ｐ１が入力されると、図５Ａ
Ｌに示すようにアドレスラッチ（ＡＬ）５５にアドレス
データ（ＰＣ＋１）がラッチされる。また、プログラム
カウンタ（ＰＣ）５１はクロック信号Ｐ３の入力により
（ＰＣ＋２）となる。

【００２０】一方、図３に示すようにバス３６にはアド
レスをデータ出力として演算回路２６に供給するための
ラッチ（ＬＭ０）２８，（ＬＭ１）２９が設けられてい
る。すなわち、プログラムメモリ２２からオペランド１
，オペランド２として出力されるのはアドレスを指定す
るデータであり、これを直接演算回路２６に供給するこ
とはできないので上記ラッチ（ＬＭ０）２８，（ＬＭ１
）２９が設けてアドレスデータを一時的に退避させてお
くようにする。ラッチ（ＬＭ０）２８，（ＬＭ１）２９
にはＲＥＴ時（ＯＰ２が出力されたとき）基本クロック
ＣＫ１の１サイクルに同期して立上がるクロック信号Ｐ
４が入力されており、このＰ４が入力されることにより
、図５ＬＭ０，ＬＭ１に示すようにデータＤ０，Ｄ１が
それぞれラッチされる。

【００２１】ラッチ（ＬＭ０）２８，（ＬＭ１）２９に
ラッチされたデータは以下のようにして演算回路２６に
移される。すなわち、図５Ａ１，Ａ２，Ａ３に示すよう
に＜ｍｏｖ＞によってラッチされたデータＤ０，Ｄ１を
移す命令がなされ、次いで＜ＲＤ０＞によってラッチ（
ＬＭ０）２８とバス３６との間のゲート（Ｃ２−１）３
２を開き、＜ＬＭ０＞によってゲート（Ｃ２−２）３３
を開く。と同時に、バス３６上におけるデータの衝突を
防止するためのゲート（Ｃ１）３１を閉じる。このとき
、アドレスラッチ（ＡＬ）５５にはクロック信号Ｐ１に
よって（ＰＣ＋２）がラッチされていて、このデータ（
ＰＣ＋２）は次のＲＤ１，ＬＭ１を読み込むためのデー
タであり、アドレスラッチ（ＡＬ）５５は次に読み込む
ためのものを準備している。

【００２２】ラッチ（ＬＭ０）２８，（ＬＭ１）２９で
ラッチされたデータを演算回路２６に読み込むためには
、先ず演算回路２６のセレクタ（Ｓ１）４３に入力され
る制御信号Ｃ３を制御する必要がある。具体的には図５
Ｃ１，Ｃ３に示すようにゲート（Ｃ１）３１に入力され
る制御信号Ｃ１を立下げるとともに、制御信号Ｃ３を立
上げることによってラッチ（ＬＭ０）２８，（ＬＭ１）
２９からのデータをセレクタ（Ｓ１）４３で選択させる
ようにする。また、オペランドＡ１による命令は＜ｍｏ
ｖ＞であるから、ＡＬＵ４４は制御信号Ｍが入力される
とＡＬＵ４４の入力端子Ｂに入力されたセレクタ（Ｓ１
）４３のデータだけを通過させて（入力端子Ａに入力さ
れるデータは無視）演算用ＲＡＭ２４に出力する。この
ときのデータの流れが図５Ｌ１で示されており、上記通
過させるということはラッチ（Ｌ１）４１から“０”を
出力することに相当する。また、セレクタ（Ｓ１）４３
からＡＬＵ４４に出力されるデータは図５Ｓ１で示され
る。

【００２３】図６はＡＬＵ４４におけるタイミングを示
す図である。この図に示すようにＡＬＵ４４はデータＤ
１，Ｄ１をそのまま演算用ＲＡＭ２４に出していること
になる。そして、図６Ｐ６に示すように演算用ＲＡＭ２
４はＰ６というタイミングでオペランド１で指定された
ＲＤ０にアドレスＤ０が送り込まれる。上述したラッチ
（ＬＭ０）２８，ラッチ（ＬＭ１）２９からのデータの
取出し動作は実際には８ｂｉｔ処理により行われるため
同様の処理がＬＭ０，ＬＭ１に分けて２回行われる。

【００２４】図６ＲＤ１は同様の処理により演算用ＲＡ
Ｍ２４のＲＤ１にＤ１を読み込んだことを示している。

【００２５】以上、図５及び図６のタイミングチャート
に従ってＣＰＵ１１の各部の動作を説明したが、ＣＰＵ
１１全体において動作の特徴部分を示せば次のようなも
のである。 ＜Ｃａｌｌ　Ｄ０＞というニーモニックの命令が実行さ
れると、例えば“８２３４５１”Ｈというデジタルコー
ドがプログラムメモリ２２より出力される。このとき、
オペコード８２はオペレーション（インストラクション
）デコーダ２３に入力され、その出力は各部に出力され
て以下のような動作を行わせる。 （１）オペランド１，２をセレクタ（Ｓ２）５４を通し
てアドレスラッチ（ＡＬ）５５にラッチさせ、次のサイ
クルのアドレスとする。 （２）ＣＡＬＬ　　ＳＵＢ１の次のアドレス、すなわち
プログラムカウンタ（ＰＣ）５１の現在値をスタックメ
モリ（ＴＳ）５３に入力させ、スタックカウンタ５２を
＋１する。

【００２６】この結果、アドレスラッチ（ＡＬ）５５に
Ｄ０（＝３４５６Ｈ）が与えられ、３４５６番地の命令
が次のサイクルで実行される。この３４５６番地には図
２に示すように＜Ｒｅｔ’　ｄａｔａ０，ｄａｔａ１＞
という命令があり、例えば“８３７８９ＡＨ”というデ
ータがプログラムメモリ２２から出力される。このとき
、オペコード８３はインストラクションデコーダに与え
られ従来のＲｅｔ（復帰）動作に加え、オペランド１，
２すなわち７８９ＡＨの１６ｂｉｔデータを１６ｂｉｔ
ラッチＬＭ（ＬＭ０，ＬＭ１は８ｂｉｔ単位の名称）に
記憶させる動作をさせる。また、従来のＲｅｔ動作とし
てはスタックカウンタ５１を−１した後、スタックされ
ていたＲＥＴアドレスをセレクタ（Ｓ２）５４を通して
アドレスラッチ（ＡＬ）５５にラッチさせる。以上の結
果、復帰した後、ＬＭに１６ｂｉｔデータが格納される
ことになる。そして、＜ｍｏｖ　ｒｄ０　ＬＭ０＞＜ｍ
ｏｖ　ｒｄ１　ＬＭ１＞を実行することにより演算用Ｒ
ＡＭ２４のｒｄ０，１に７８９ＡＨが格納されることに
なる。

【００２７】以上説明したように、本実施例によればプ
ログラム領域にデータメモリを設けてアドレス変化をさ
せてデータを出力させ、その後プログラム実行アドレス
に再度復帰できるようにしている。すなわち、サブルー
チンコールとＲＥＴを利用し、一時的にデータ領域をア
クセスし、その時ＲＥＴ文でオペランドデータを読み出
すようにしているので、プログラムメモリ２２の一部に
データ領域を設けることが可能となり専用のデータメモ
リやそのアドレッシング回路を不要にすることができる
。又、この上述した機能を達成するための回路もきわめ
て少なく従来のカスタムＣＰＵへも非常に容易に応用可
能である。

【００２８】また、外部のデータメモリ１２からデータ
を取り込む必要がなくなるので、特に従来方式の別デー
タＲＯＭアクセスに較べ、アドレス用ラッチデータの処
理が不要となることから、非常に高速に即値を得ること
が可能になり、処理速度を飛躍的に向上させることがで
きる。さらに、汎用ＲＡＭに直接データが格納されるた
め、ＬＭからの転送命令、転送時間が不要となりプログ
ラムメモリの節約及び高速処理がより一層向上する。

【００２９】なお、本実施例ではＲＥＴ’命令実行時に
ＬＭというラッチに即値データに格納しているが、その
ＲＥＴ’命令時にＲＡＭアドレス制御回路２５を制御し
、バス等の入出力の制御を行って特定のＲＡＭ領域に直
接即値データを格納することも可能である。このように
すればより汎用性を向上させることができる。

【００３０】また、本実施例では、ＣＰＵ１１を固定長
固定命令としているが、要はプログラムメモリにデータ
を設けることのできるＣＰＵであれば何でもよく、命令
長は固定長である必要はなく命令実行サイクルも任意で
あることは言うまでもない。

【００３１】第２実施例 ところで、前記第１実施例のＣＰＵ１１ではＣＡＬＬ／
ＲＥＴをそのまま利用しているのでプログラムメモリ長
は２２ｂｉｔであるにもかかわらず、上位６ｂｉｔは必
ずＲＥＴ命令のオペコードでなければならずこの点のメ
モリ効率をより高めることが考えられ、これを第２実施
例として説明する。なお、実際には、オペコードとして
使用した上位６ｂｉｔは６ｂｉｔであって利用しにくい
ことから第１実施例のＣＰＵ１１でも非常に有効である
。

【００３２】図７〜図１２は本発明に係る中央演算処理
装置の第２実施例を示す図であり、第１実施例と同様、
固定長固定サイクル命令を実行する中央演算処理装置に
適用した例である。本実施例の説明にあたり、第１実施
例と同一構成部分には同一番号及び同一符号を付して重
複部分の説明を省略する。

【００３３】先ず、構成を説明する。図７は中央演算処
理装置の全体構成図である。図７において、１００は２
４ｂｉｔ固定長サイクル命令を実行可能な中央演算処理
装置（ＣＰＵ）であり、ＣＰＵ１００は、基本クロック
ＣＫ１，ＣＫ２および制御信号ＣＡＬＬ，ＲＥＴ，Ｍを
基に各部を制御するクロック信号Ｐ１，Ｐ２，Ｐ３，Ｐ
４，Ｐ５，Ｐ６（図１０及び図１１参照）を生成するク
ロック回路１０１と、オペコード、オペランド１，オペ
ランド２が１アドレスに存在する固定長固定サイクル命
令に基づくプログラムを記憶するプログラムメモリ２２
と、プログラムメモリ２２から出力される命令に含まれ
るオペコードＡ１を解読して各部に制御信号Ｍ，Ｃ１，
Ｃ３（図１０及び図１１参照）を出力するオペレーショ
ン（インストラクション）デコーダ１０２と、オペレー
ションデコーダ１０２からの出力及び外部からの与えら
れた分岐命令信号ＣＡＬＬ１に基づいてＣＰＵ１００全
体のサブルーチン分岐、復帰の制御を行う命令信号ＣＡ
ＬＬ，ＲＥＴを出力する分岐遅延回路１０３と（図８参
照）、演算のためのデータを書込み読出し可能な演算用
ＲＡＭ２４と、プログラムメモリ２２から出力される命
令に含まれるオペランドＡ２を用いて演算用ＲＡＭ２４
をアドレッシングする演算用ＲＡＭアドレス制御回路２
５と、オペレーションデコーダ１０２の解読結果に従っ
て演算用ＲＡＭ２４に対する演算を実行する演算回路２
６と、プログラムメモリ２２をアドレッシングするアド
レッシング回路２７と、分岐した際のデータを一時的に
保持するラッチ（ＬＭ０）１０４，（ＬＭ１）１０５，
（ＬＭ２）１０６と、データメモリ１２に出力されるア
ドレスデータをラッチするラッチ（Ｌ３）３０とにより
構成されており、これら各部はゲート回路３１，３４，
３５，１０７〜１０９を有するバス１１０により接続さ
れている。

【００３４】上記ラッチ（ＬＭ０）１０４，（ＬＭ１）
１０５，（ＬＭ２）１０６はラッチＬＭの８ｂｉｔ単位
の名称で、ＬＭは、分岐するとその命令サイクルでデー
タ０〜データ２の３ｂｙｔｅ（２４ｂｉｔ）のデータを
ラッチするものである（図１１参照）。

【００３５】図８は分岐遅延回路１０３の回路構成図で
ある。この図において、分岐遅延回路１０３は、従来か
らある通常のサブルーチン分岐命令信号ＣＡＬＬ１と本
実施例特有のサブルーチン分岐命令信号ＣＡＬＬ２を論
理ＯＲするＯＲゲート１１１と、ＣＡＬＬ２信号を図１
０に示すようなクロックＣＫ１，ＣＫ２に同期してラッ
チし遅延信号ＤＣＡＬＬ２として出力する遅延用ラッチ
１１２と、ＤＣＡＬＬ２信号と従来からあるサブルーチ
ン復帰命令信号ＲＥＴとを論理ＯＲしＲＥＴ命令信号と
して出力するＯＲゲート１１３とにより構成されている
。

【００３６】以上の構成において、ＣＡＬＬ２という本
実施例特有のサブルーチン分岐命令を行うと図９に示す
ようにＤ０というラベルのアドレスに分岐する。分岐す
るとその命令サイクルでＤＡＴＡ０〜ＤＡＴＡ２の３ｂ
ｙｔｅデータをＬＭというラッチ（ＬＭ０，ＬＭ１，Ｌ
Ｍ２）に転送する。そして、このサイクルでは自動的に
ＲＥＴ命令が実行される。次のサイクルでＣＡＬＬ２の
次のアドレスに復帰処理がなされ、プログラムが制御す
るプログラム領域に制御が移される。このとき、例えば
＜ｍｏｖ　Ｒ０１２　ＬＭ＞（ＬＭの内容をメモリＲｏ
１２に転送する）という命令を置くことによりデータメ
モリ領域の即値を読み込むことが可能となる。

【００３７】以下、図１０〜図１２のタイミングチャー
トを参照して実際の回路動作を説明する。

【００３８】図１０及び図１１はＣＰＵ１００の各部の
タイミングチャートであり、第１実施例の図５に対応し
ている。図５と異なるところは次のようなものである。 すなわち、図５ではオペコードＡ１はＣＡＬＬ命令の次
の命令がＲＥＴ命令でありオペランド１，オペランド２
はデータＤ０，Ｄ１であったが、本実施例ではデータが
オペコードＡ１にも入るから図１０に示すようにデータ
メモリ領域のオペコード、オペランド１，オペランド２
にこの順でＤＡＴＡ１〜ＤＡＴＡ３が入る。なお、上記
ＤＡＴＡ１〜ＤＡＴＡ３はデータの順序（１番面〜３番
目）を示すものであり、図９では上記ＤＡＴＡ１〜ＤＡ
ＴＡ３はＤ０〜Ｄ２，Ｄ３〜Ｄ５あるいはＤｎ〜Ｄｎ＋
２に対応する。また、上記ＤＡＴＡ１〜ＤＡＴＡ３を読
込むタイミングとして演算用ＲＡＭ２６にクロック信号
Ｐ６が入力されている。また、本実施例では図５のＯＰ
１，ＯＰ２に代えて分岐遅延回路１０３によってＣＡＬ
Ｌ，ＲＥＴが用いられ、さらにこれに加えて図１０に示
すＤＣＡＬＬが出力される。

【００３９】分岐遅延回路１０３にはオペレーションデ
コーダ１０２により従来からあるサブルーチン分岐命令
信号ＣＡＬＬ１と本実施例特有のＣＡＬＬ２、さらにサ
ブルーチン復帰命令信号ＲＥＴが入力されており、分岐
遅延回路１０３のＣＡＬＬＯＵＴ，ＲＥＴ　　ＯＵＴ端
子からはＣＰＵ全体各部のサブルーチン分岐、復帰の制
御を行うＣＡＬＬ信号、ＲＥＴ信号が出力される。

【００４０】いま、プログラム中＜ＣＡＬＬ　　Ｄ０＞
命令がプログラムメモリ２２より出力されると、オペレ
ーションデコーダ１０２でこの命令が解読され、分岐遅
延回路１０３のＣＡＬＬ２端子に「Ｈ」レベルを与える
。 すると、ＣＡＬＬＯＵＴ端子より「Ｈ」レベルが出力さ
れ、従来からあるＣＡＬＬ命令処理が行われることとな
って、プログラムメモリアドレスは＜ラベルＤ０番地＞
に移る。また、ＣＡＬＬ２の「Ｈ」は内部の遅延用ラッ
チに入力されることになる。

【００４１】次のサイクルではプログラムメモリ２２は
ラベルＤ０番地となるため図９に示すようにオペコード
、オペランド１，２としてそれぞれＤＡＴＡ１〜ＤＡＴ
Ａ３が出力される。このとき、図１２に示すようにＤＣ
ＡＬＬ２信号が「Ｈ」となるので、ＤＡＴＡ１〜ＤＡＴ
Ａ３はラッチＬＭの入力に接続されるように制御され、
ＬＭに格納される。また、ＤＣＡＬＬ２信号は従来のＲ
ＥＴ命令信号と同様の意味を持つＲＥＴ　　ＯＵＴ信号
に論理和されるので次の命令サイクルに復帰するように
ＣＰＵ１００全体を制御することができる。

【００４２】次のサイクルでは復帰が行われ、サブルー
チン分岐命令の直後の命令が実行される。上述した動作
によりＬＭというラッチにデータ領域の即値データが格
納されることになる。このように、第１の実施例ではオ
ペコードとして使用した領域にはデータを入れることが
できず、オペランド１，２について８ｂｉｔのデータを
設けていたが、本実施例ではオペコードを記憶していた
部分にもデータを記憶できるようにするものである。こ
れを実現するために本実施例のＣＰＵ１００は分岐遅延
回路１０３を設け、通常のＣＡＬＬ命令とは少し異なる
ＤＣＡＬＬ２命令を出力するようにして（通常のＣＡＬ
Ｌ命令も出力する）ＲＥＴを省略するようにする。すな
わち、ＣＡＬＬ２という命令を入力すると分岐遅延回路
１０３によってＤＣＡＬＬ２とＲＥＴ命令信号を出力し
て強制的に復帰させるようにしている。また、これに伴
ってＬＭとしては一時退避させるラッチを３つ（ＬＭ０
）１０４，（ＬＭ１）１０５，（ＬＭ２）１０６設けて
いる。

【００４３】以上述べたように、本実施例ではプログラ
ム領域からデータ領域にサブルーチン分岐させ、データ
領域全ｂｉｔフィールドがどんな値でも（第１実施例で
はオペコードがＲＥＴという制限があったが）プログラ
ム実行アドレスに自動的に復帰できるようにしているの
で、第１実施例の効果に加えてデータ領域を１００％有
効に使用することが可能となる。

【００４４】なお、上記各実施例では固定サイクル命令
が３サイクル命令のＣＰＵに適用した例であるが、他の
サイクル命令でも良いことは勿論である。また、上記Ｃ
ＰＵ１１，ＣＰＵ１００や分岐遅延回路１０３等を構成
する部材の数、種類などは上述した実施例に限られるも
のではなく、例えばレジスタ等を増やすようにしてもよ
いことは言うまでもない。

【００４５】

【発明の効果】請求項１の本発明によれば、プログラム
領域からデータ領域とのアドレス変化をさせそのときデ
ータを出力させ、その後プログラム実行アドレスに再度
復帰できるようにしているので、プログラムメモリの一
部にデータ領域を設けることが可能となり専用のデータ
メモリやそのアドレッシング回路を不要とすることがで
き、従来方式の別データＲＯＭアクセスに比べ、アドレ
ス用ラッチデータの処理が不要のため、非常に高速に即
値が得られる。請求項２の発明によれば、請求項１の発
明の効果に加えて、さらにＲＥＴ命令が不要となるので
オペコードとして使用していたデータ領域にもデータを
記憶させることができメモリ効率をより一層高めること
ができる。

【図面の簡単な説明】

【図１】中央演算処理装置のプログラムメモリの流れを
示す図である。

【図２】中央演算処理装置のプログラムメモリの流れを
示す図である。

【図３】中央演算処理装置の全体構成図である。

【図４】中央演算処理装置の８ｂｉｔの演算命令例を説
明するためのタイミングチャートである。

【図５】中央演算処理装置のタイミングチャートである
。

【図６】中央演算処理装置の演算回路のタイミングチャ
ートである。

【図７】中央演算処理装置の全体構成図である。

【図８】中央演算処理装置の分岐遅延回路の回路図であ
る。

【図９】中央演算処理装置のプログラムメモリの流れを
示す図である。

【図１０】中央演算処理装置のタイミングチャートであ
る。

【図１１】中央演算処理装置のタイミングチャートであ
る。

【図１２】中央演算処理装置の分岐遅延回路のタイミン
グチャートである。

【符号の説明】

１１　　ＣＰＵ １２　　データメモリ ２１　　クロック回路 ２２　　プログラムメモリ ２３　　オペレーションデコーダ ２４　　演算用ＲＡＭ ２５　　演算用ＲＡＭアドレス制御回路２６　　演算回
路 ２７　　アドレッシング回路 ２８　　ラッチ（ＬＭ０） ２９　　ラッチ（ＬＭ１） ３０　　ラッチ（Ｌ１） ３１〜３５　　ゲート回路 ４１　　ラッチ（Ｌ１） ４２　　ラッチ（Ｌ２） ４３　　セレクタ（Ｓ１） ４４　　ＡＬＵ ５１　　プログラムカウンタ ５２　　スタックカウンタ ５３　　スタックメモリ ５４　　セレクタ（Ｓ２） ５５　　アドレスラッチ（ＡＬ） １０３　　分岐遅延回路 １０４　　ラッチ（ＬＭ０） １０５　　ラッチ（ＬＭ１） １０６　　ラッチ（ＬＭ２） １１１，１１３　　ＯＲゲート １１２　　遅延用ラッチ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　所定のプログラムを記憶するプログラム
   記憶手段と、前記プログラム記憶手段をアドレッシング
   するアドレッシング手段と、演算用データを書込み読出
   し可能な演算データ記憶手段と、前記プログラム記憶手
   段から出力される命令に含まれるオペコードを解読する
   命令解読手段と、前記プログラム記憶手段から出力され
   る命令に含まれるオペランドを用いて前記演算データ記
   憶手段をアドレッシングする演算データアドレッシング
   手段と、前記命令解読手段の解読結果に従って前記演算
   データ記憶手段に対する演算を実行する演算手段と、を
   備えた中央演算処理装置において、前記アドレッシング
   手段は、前記オペランドの即値データに基づいて前記プ
   ログラム記憶手段の一部に復帰を前提として分岐させる
   アドレスを指定するアドレス変更手段と、復帰後のアド
   レスを一時格納するアドレス格納手段と、分岐後に第１
   の復帰命令により前記アドレス格納手段から分岐命令の
   次の命令のアドレスを復帰後アドレスとして読出して前
   記プログラム記憶手段のアドレスとする制御手段と、復
   帰後に命令に含まれるオペランドを読出して記憶させる
   第２の復帰命令を設け、読出したデータを記憶するデー
   タ記憶手段と、を具備したことを特徴とする中央演算処
   理装置。
2. 【請求項２】　所定のプログラムを記憶するプログラム
   記憶手段と、前記プログラム記憶手段をアドレッシング
   するアドレッシング手段と、演算用データを書込み読出
   し可能な演算データ記憶手段と、前記プログラム記憶手
   段から出力される命令に含まれるオペコードを解読する
   命令解読手段と、前記プログラム記憶手段から出力され
   る命令に含まれるオペランドを用いて前記演算データ記
   憶手段をアドレッシングする演算データアドレッシング
   手段と、前記命令解読手段の解読結果に従って前記演算
   データ記憶手段に対する演算を実行する演算手段と、を
   備えた中央演算処理装置において、復帰を前提として分
   岐を行う第１のサブルーチン分岐命令と、前記分岐解読
   手段から所定の制御信号を出力させる第２のサブルーチ
   ン分岐命令と、前記制御信号を遅延させて遅延制御信号
   を出力する遅延手段と、前記遅延手段から出力された遅
   延制御信号により分岐後の前記プログラム記憶手段から
   出力される即値データを読出して記憶する記憶手段とを
   設け、読出し後復帰して分岐直後の命令を処理するよう
   にしたことを特徴とする中央演算処理装置。