JPH04329460A - 複合コンピュータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、伝送装置その他の一つ
の装置内に設けられた複数個のＣＰＵ間のデータ通信手
段に関する。

【０００２】

【従来の技術】図３は、２つのＣＰＵ間のデータ通信を
示した一例である。図３で、１０は第一のＣＰＵ、２０
は第二のＣＰＵ、３０はデュアルポートメモリ（以下、
ＤＰＭという。）、４１は第一のＣＰＵ１０のアドレス
バス、４２は第一のＣＰＵ１０のデータバス、４３は第
一のＣＰＵ１０のリード信号、４４は第一のＣＰＵ１０
のライト信号、５１は第二のＣＰＵ２０のアドレスバス
、５２は第二のＣＰＵ２０のデータバス、５３は第二の
ＣＰＵ２０のリード信号、５４は第二のＣＰＵ２０のラ
イト信号、６１はＤＰＭ３０から第一のＣＰＵ１０に入
力されるアクセス許可信号、６２はＤＰＭ３０から第二
のＣＰＵ２０に入力されるアクセス許可信号である。

【０００３】第一のＣＰＵ１０がＤＰＭ３０にデータを
書き込む場合に、第一のＣＰＵ１０のアドレスバス４１
にＤＰＭ３０のアドレスを出力し、同時に第一のＣＰＵ
１０のデータバス４２にＤＰＭ３０に書き込むデータを
出力し、第一のＣＰＵ１０のライト信号４４を出力する
。その結果として、ＤＰＭ３０に第一のＣＰＵ１０が出
力したデータを書き込むことができる。第一のＣＰＵ１
０がＤＰＭ３０からデータを読み込む場合に、第一のＣ
ＰＵ１０のアドレスバス４１にＤＰＭ３０のアドレスを
出力し、同時に第一のＣＰＵ１０のリード信号４３を出
力する。その結果として、ＤＰＭ３０から第一のＣＰＵ
のデータバス４２にＤＰＭ３０のデータが出力され、第
一のＣＰＵ１０はＤＰＭ３０からデータを取り込むこと
ができる。

【０００４】また、第二のＣＰＵ２０がＤＰＭ３０にデ
ータを書き込む場合に、第二のＣＰＵ２０のアドレスバ
ス５１にＤＰＭ３０のアドレスを出力し、同時に第二の
ＣＰＵ２０のデータバス５２にＤＰＭ３０に書き込むデ
ータを出力し、第二のＣＰＵ２０のライト信号５４を出
力する。その結果として、ＤＰＭ３０に第二のＣＰＵ２
０が出力したデータを書き込むことができる。第二のＣ
ＰＵ２０がＤＰＭ３０からデータを読み込む場合に、第
二のＣＰＵ２０のアドレスバス５１にＤＰＭ３０のアド
レスを出力し、同時に第二のＣＰＵ２０のリード信号５
３を出力する。その結果として、ＤＰＭ３０から第二の
ＣＰＵ２０のデータバス４２にＤＰＭ３０のデータが出
力され、第一のＣＰＵ１０はＤＰＭ３０からデータを取
り込むことができる。

【０００５】このようなＤＰＭを用いたＣＰＵ間通信の
場合に、第一のＣＰＵ１０と第二のＣＰＵ２０とのそれ
ぞれがＤＰＭ３０に与える書き込みアドレスまたは読出
アドレスが同一のアドレスになったときにＤＰＭ３０内
でアドレスの衝突が発生し、データの書き込みおよび読
出が正常にできない状態が発生する。この状態を回避す
るために一般のＤＰＭはバス調停機能を備え、ＤＰＭ３
０から第一のＣＰＵ１０に入力されるアクセス許可信号
６１、ＤＰＭ３０から第二のＣＰＵ２０に入力されるア
クセス許可信号６２として各ＣＰＵに与えられている。 ＣＰＵ１０およびＣＰＵ２０はアクセス許可信号６１お
よび６２のそれぞれが許可状態のときにのみＤＰＭ３０
へのアクセスが可能である。

【０００６】

【発明が解決しようとする課題】このように、従来例で
は複数のＣＰＵ間で通信を行う場合にアドレスラインと
データラインとが分離されるので、例えばアドレスライ
ンが１６ビット、データラインが１６ビット存在した場
合に、リード信号、ライト信号線も必要になるので、合
計して３４本のインタフェース線が必要になる。したが
って、インタフェース線の本数が多くなりＣＰＵが１つ
の基盤内に納められない場合すなわち図２のＡ−Ａ′点
で基盤が分けられている場合に、ＣＰＵ間でインタフェ
ース線が多くなってＣＰＵ間の接続が困難になる欠点が
ある。

【０００７】本発明は、このような欠点を除去するもの
で、ＣＰＵ間のインタフェース線の本数を減らし、かつ
転送データのビット幅を自由に選択することができる複
合コンピュータ装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、双方向にデー
タ転送を行う複数個のＣＰＵを備えた複合コンピュータ
装置において、データ転送を行う一方のＣＰＵからのア
ドレス情報とデータ情報とが書き込まれるバッファと、
このバッファの内容を所定タイミングで読み出してアド
レス情報とデータ情報との直列データを出力するパラレ
ルシリアル変換器と、データ転送を行う他方のＣＰＵか
ら到来する直列データを上記所定タイミングで並列デー
タに変換してアドレス情報とデータ情報とに分離するシ
リアルパラレル変換器と、このシリアルパラレル変換器
で分離されたアドレス情報に基づきこのシリアルパラレ
ル変換器で分離されたデータ情報が格納され、アクセス
許可状態で上記一方のＣＰＵが指定するアドレスをもつ
領域からデータが抽出されるＤＰＭとを上記ＣＰＵのそ
れぞれに対応して備えたことを特徴とする。

【０００９】

【作用】一方のＣＰＵからデータ情報とアドレス情報と
を多重化して他方のＣＰＵにバスラインを介して送出し
、このデータを分離して他方のＣＰＵに対応して設けら
れたＤＰＭに書き込む。他方のＣＰＵはアクセス許可を
条件としてこのＤＰＭにアクセスすることができる。 このように、データ情報とアドレス情報とが多重化され
て転送されるので、バスラインの転送速度と転送データ
容量に従いバスラインのビット幅を選択することでバス
ラインの本数が自由に選択できる。

【００１０】

【実施例】図１は、本発明による装置内ＣＰＵ間データ
通信方式を示した一例である。図１で、１０はＣＰＵ、
２０はＣＰＵ、３１はＣＰＵ１０のデュアルポートメモ
リ（以下、ＤＰＭという。）、３２はＣＰＵ２０のＤＰ
Ｍ、４１はＣＰＵ１０のアドレスバス、４２はＣＰＵ１
０のデータバス、４３はＣＰＵ１０のリード信号、４４
はＣＰＵ１０のライト信号、５１はＣＰＵ２０のアドレ
スバス、５２はＣＰＵ２０のデータバス、５３はＣＰＵ
２０のリード信号、５４はＣＰＵ２０のライト信号、６
３はＤＰＭ３１からＣＰＵ１０に入力されるアクセス許
可信号、６４はＤＰＭ３２からＣＰＵ２０に入力される
アクセス許可信号である。１００はＣＰＵ１０から出力
されるアドレスとデータをライト信号４４に従って蓄え
るバッファ、１１０はバッファ１００の出力３００をパ
ラレル信号からシリアル信号に変換してデータバス１３
０に出力するパラレルシリアル変換器（以下、ＰＳ変換
器という。）、１２１はデータバス１３０の信号を受け
、シリアル信号からパラレル信号に変換してＤＰＭ３２
に書き込みデータ３２１と書き込みアドレス３１１とを
与えるシリアルパラレル変換器（以下、ＳＰ変換器とい
う。）、１０１はＣＰＵ２０から出力されるアドレスと
データとをライト信号５４に従って蓄えるバッファ、１
１１はバッファ１０１の出力３０１をパラレル信号から
シリアル信号に変換してデータバス１３１に出力するＰ
Ｓ変換器、１２０はデータバス１３１の信号を受け、シ
リアル信号からパラレル信号に変換してＤＰＭ３１に書
き込みデータ３２０と書き込みアドレス３１０とを与え
るＳＰ変換器、１２１はデータバス１３０の信号を受け
、シリアル信号からパラレル信号に変換してＤＰＭ３２
に書き込みデータ３２１と書き込みアドレス３１１とを
与えるＳＰ変換器、２００はＰＳ変換器１１０とＳＰ変
換器１２１とにタイミングを与え、ＣＰＵ１０の動作ク
ロックに同期して動作するカウンタ、２０１はＰＳ変換
器１１１とＳＰ変換器１２０とにタイミングを与え、Ｃ
ＰＵ２０の動作クロックに同期して動作するカウンタで
ある。

【００１１】すなわち、この実施例は、図１に示すよう
に、双方向にデータ転送を行う複数個のＣＰＵ１０およ
び２０を備え、さらに、本発明の特徴とする手段として
、データ転送を行う一方のＣＰＵ１０（２０）からのア
ドレス情報とデータ情報とが書き込まれるバッファ１０
０（１０１）と、このバッファ１００（１０１）の内容
を所定タイミングで読み出してアドレス情報とデータ情
報との直列データを出力するＰＳ変換器１１０（１１１
）と、データ転送を行う他方のＣＰＵ２０（１０）から
到来する直列データを上記所定タイミングで並列データ
に変換してアドレス情報とデータ情報とに分離するＳＰ
変換器１２０（１２１）と、ＳＰ変換器１２０（１２１
）で分離されたアドレス情報に基づきＳＰ変換器１２０
（１２１）で分離されたデータ情報が格納され、アクセ
ス許可状態で上記一方のＣＰＵが指定するアドレスをも
つ領域からデータが抽出されるＤＰＭ３１（３２）とを
ＣＰＵ１０（２０）に対応して備える。

【００１２】次に、本回路を用いたＣＰＵ間通信の動作
を説明する。ＣＰＵ１０とＣＰＵ２０は図中のＡ−Ａ′
点で接続されていてＣＰＵ１０からＣＰＵ２０へのデー
タ転送は以下のようになる。バッファ１００は、ＣＰＵ
１０の出力するアドレスバス４１とデータバス４２のデ
ータとをＣＰＵ１０のライト信号４４のタイミングで取
り込むＣＰＵ１０からのアドレスおよびデータ書き込み
専用のバッファであり、バッファ１００は、あらかじめ
定められたフォーマットに従い前記取り込まれたアドレ
スとデータとをバッファ１００の出力３００としてＰＳ
変換器１１０に与える。ＰＳ変換器１１０は与えられた
信号をパラレル信号からシリアル信号に変換し、カウン
タ２００から与えられているタイミングに従ってデータ
バス１３０に出力する。データバス１３０の信号はＳＰ
変換器１２１に与えられ、ＳＰ変換器１２１は与えられ
たデータバス１３０の信号をカウンタ２００のタイミン
グに従ってシリアルからパラレル信号に変換すると共に
、データ中のアドレスとデータとを分離してＤＰＭ３２
に与え、ＤＰＭ３２には前記アドレスにデータが書き込
まれる。ＣＰＵ２０はリード信号５３とアドレスバス５
１とを与えることでＤＰＭ３２のデータを読出すことが
できる。また、ＤＰＭ３２に書き込まれるデータのアド
レス・タイミングとＣＰＵ２０がＤＰＭ３２のデータを
読み出すアドレス・タイミングとが衝突したときにデー
タが異常にならぬように、ＤＰＭ３２は内部にバス調停
機能を持ち、その結果を読出許可信号６４としてＣＰＵ
２０に与えている。ＣＰＵ２０は読出許可信号６４が許
可状態のときにのみＤＰＭ３２のデータを読み出すこと
ができる。

【００１３】次に、ＣＰＵ２０からＣＰＵ１０へのデー
タ転送について説明する。バッファ１０１は、ＣＰＵ２
０の出力するアドレスバス５１とデータバス５２のデー
タとをＣＰＵ２０のライト信号５４のタイミングで取り
込むＣＰＵ２０のアドレスおよびデータ書き込み専用の
バッファであり、バッファ１０１は、あらかじめ定めら
れたフォーマットに従って前記取り込まれたアドレスと
データとをバッファ１０１の出力３０１としてＰＳ変換
器１１１に与える。ＰＳ変換器１１１は与えられた信号
をパラレル信号からシリアル信号に変換し、カウンタ２
０１から与えられているタイミングに従ってデータバス
１３１に出力する。データバス１３１の信号はＳＰ変換
器１２０に与えられ、ＳＰ変換器１２０は与えられたデ
ータバス１３１の信号をカウンタ２００のタイミングに
従ってシリアル信号からパラレル信号に変更すると共に
、データ中のアドレスとデータとを分離してＤＰＭ３１
に与え、ＤＰＭ３１には前記アドレスにデータが書き込
まれる。ＣＰＵ１０はＤＰＭ３１のデータをリード信号
４３とアドレスバス４１とを与えることで読み出すこと
ができる。また、ＤＰＭ３１に書き込まれるデータのア
ドレス・タイミングとＣＰＵ１０がＤＰＭ３１のデータ
を読み出すアドレス・タイミングとが衝突したときにデ
ータが異常にならぬように、ＤＰＭ３１は内部にバス調
停機能を持ち、その結果を読出許可信号６３としてＣＰ
Ｕ１０に与えている。ＣＰＵ１０は読出許可信号６３が
許可状態のときにのみＤＰＭ３１のデータを読み出すこ
とができる。

【００１４】ここで、バッファ１００とバッファ１０１
との役割に関して述べる。バッファ１００は、ＣＰＵ１
０からＣＰＵ２０に送るＣＰＵ１０から出力されたアド
レスとデータとを蓄えるバッファであり、アドレスとデ
ータとのフォーマットをデータバス１３０に合ったもの
に変換し、ＰＳ変換器１１０でＰＳ変換される信号の遅
延時間を補償する。また、データバス１３０の信号のビ
ットレートとＣＰＵ１０がバッファ１００に書き込むデ
ータの転送速度より十分遅い場合でもデータの取りこぼ
しが出ないように設けられている。バッファ１０１も、
バッファ１００と同様に、ＣＰＵ２０からＣＰＵ１０に
送るＣＰＵ２０から出力されたアドレスとデータとを蓄
えるバッファであり、アドレスとデータとのフォーマッ
トをデータバス１３１に合ったものに変換し、ＰＳ変換
器１１１でパラレルシリアル変換される信号の遅延時間
を補償する。また、データバス１３１の信号のビットレ
ートとＣＰＵ２０がバッファ１０１に書き込むデータの
転送速度より十分遅い場合でもデータの取りこぼしが出
ないように設けられている。

【００１５】次に、バッファ１００でのフォーマット変
換、ＰＳ変換器１１０のＰＳ変換方法およびデータバス
１３０のデータフォーマットに関して述べる。図２は、
バッファ１００でのフォーマット変換、ＰＳ変換器１１
０のＰＳ変換方法およびデータバス１３０のデータフォ
ーマットに関する一例を示す。ＣＰＵ１０からシリアル
されるアドレスが１６ビット幅、データが１６ビット幅
と仮定した場合に、バッファ１００の入力はアドレス４
１とデータ４２との並列入力になり、リード信号４４で
バッファ１００内に取り込まれる。バッファ１００の出
力３００では１６ビットのアドレスとデータとが直列に
出力されるようなフォーマットになる。このバッファ１
００の出力３００はＰＳ変換器１１０に取り込まれる。 ＰＳ変換器１１０は、その内部でカウンタ２００の出力
２１０に同期したタイミングでアドレスとデータとをそ
れぞれ８ビットに分割して８ビットの並列信号１４０に
し、この信号がデータバス１３０を経由してＳＰ変換器
１２１に与えられる。ＳＰ変換器１２１は与えられた８
ビットの並列信号１４０を並列展開して元のアドレス３
２１とデータ３２２とにフォーマット変換を行い、ＤＰ
Ｍ３２に書き込む。一方、ＣＰＵ２０からＣＰＵ１０へ
の通信も上述したフォーマットと同一のものである。

【００１６】ここで、上述の例ではデータバス１３０と
データバス１３１とを８ビット並列としたが、ＣＰＵの
アドレスバス幅、データバス幅またはデータバスの伝送
クロック周波数によって何ビットで構成しても良い。こ
のときに、ＰＳ変換器１１０、ＳＰ変換器１２１、ＰＳ
変換器１１１およびＳＰ変換器１２０の内部フォーマッ
ト変換回路は直並列変換のビット数に合わせて変更する
必要がある。また、カウンタ２００およびカウンタ２０
１の出力周波数も直並列変換のビット幅に合わせて変更
して対応できる。

【００１７】

【発明の効果】本発明は、以上説明したように、一方の
ＣＰＵから出力されるパラレルのアドレスとデータとを
直並列展開し、あらかじめ定められた並列ビットのデー
タ信号としてアドレスとデータとにもう一方のＣＰＵに
転送するので、従来のＣＰＵ間通信よりも少ないバスラ
インの本数で装置内の離れた場所に配置されたＣＰＵと
の間の通信が簡単に可能になり、しかも、ＣＰＵ間の転
送データのビット幅を自由に選ぶことができる効果があ
る。

【図面の簡単な説明】

【図１】本発明実施例の構成を示すブロック構成図。

【図２】本発明実施例の動作を示す説明図。

【図３】従来例の構成を示すブロック構成図。

【符号の説明】

１０、２０　　ＣＰＵ ３０、３１、３２　　デュアルポートメモリ（ＤＰＭ）
４１、５１　　アドレスバス ４２、５２、１３０、１３１　　データバス１００、１
０１　　バッファ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　双方向にデータ転送を行う複数個のＣ
   ＰＵを備えた複合コンピュータ装置において、データ転
   送を行う一方のＣＰＵからのアドレス情報とデータ情報
   とが書き込まれるバッファと、このバッファの内容を所
   定タイミングで読み出してアドレス情報とデータ情報と
   の直列データを出力するパラレルシリアル変換器と、デ
   ータ転送を行う他方のＣＰＵから到来する直列データを
   上記所定タイミングで並列データに変換してアドレス情
   報とデータ情報とに分離するシリアルパラレル変換器と
   、このシリアルパラレル変換器で分離されたアドレス情
   報に基づきこのシリアルパラレル変換器で分離されたデ
   ータ情報が格納され、アクセス許可状態で上記一方のＣ
   ＰＵが指定するアドレスをもつ領域からデータが抽出さ
   れるデュアルポートメモリとを上記ＣＰＵのそれぞれに
   対応して備えたことを特徴とする複合コンピュータ装置
   。