JPS63143655A - 分割転送デ−タの誤認防止装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばすそ−）　Ｉ１０部を備えたプログ
ラマプル・コントローラ（以下、ＰＣという）に好適な
分割転送データの誤認防止装置に関する。

〔従来の技術〕

第５図は例えば特開昭６０−１９８９３９号公報に記載
された従来の分割転送データの誤認防止装置が内蔵され
たＰＣを示すブロック図であシ、図において、１はシー
ケンス演算等を行なうとともに、図示しないＮＣを制御
するシーケンス演算部、２はシリアル伝送ライン３を介
してシーケンス制御部１に接続されたリモートＩ１０部
、１０はマイクロプロセッサを主体として構成され、シ
ーケンス演算部１の制御中枢となるＣＰＵ、　１１はＣ
ＰＵ　１０で実行すべきシステムプログラムが格納され
たＲＯＭ、　１２はシリアル伝送ライン３から送られて
くるシリアルデータを受信してこれをパラレルデータに
変換するとともに、パラレルデータをシリアルデータに
変換してシリアル伝送ライン３へ送シ出すシリアル転送
制御回路、１３はＣＰＵ１０に接続される第１ポート１
３ａとシリアル転送制御回路１２に接続される第２ポー
ト１３ｂとを有し、内部にはシーケンス番号と対応する
記憶箇所が設けられた２ボー）ＲＡＭ、　１４はシーケ
ンス演算等に必要な各種データが格納されるデータメモ
リである０ また、２０はシリアル伝送ライン３から送られてくるシ
リアルデータを受信して、これをパラレルデータに変換
するとともに、パラレルデータをシリアルデータに変換
してシリアル伝送ライン３へ送シ出すシリアル転送制御
回路、２１はリミットスイッチ等の外部入力機器からの
入力信号を内部へ取込むだめのＤＩモジー−ル、２２は
リレー。

モータ等の外部出力機器に対して出力信号を送出するた
めのＤＯモジュール、２３はリミタ）２イツチ等の外部
入力機器からのパルス信号をカウントするカウンタモジ
ュールである。

第６図はカウンタモジュール２３の内部回路を示すブロ
ック図であシ、図において、２３１は外部から与えられ
るカウントパルスをカウントするカウンタ、２３２はカ
ウンタ２３１のカウント値をラッチ信号の到来に応答し
て一時記憶するバッファレジスタ、２３３はバッファレ
ジスタ２３２の記憶内容を上位、下位に分割して択一的
に導出するマルチプレクサ、２３４はマルチプレクサ２
３３を介して導出されたカウント値データをＩ１０バス
に送出するためのパスバッファ、２３５は一対の上位、
下位カウントデータがＩ１０パスに送出されるたびに、
交互に＋１１と１０″とを出力し、これをフラグＦｌ、
Ｆ２トシてパスバッファ２３４の最上位桁に出力する２
進カウンタ、２３６はリード信号の到来に応答してバッ
ファレジスタ２３２、マルチプレクサ２３３、パスバッ
ファ２３４及び２進カウンタ２３５を制御してデータ読
取動作を行なわせる読取制御回路である。

次に動作について説明する。

リモー）　Ｉ１０部２における入力の状態、パルスカウ
ンタの値等の入力データはＩ１０バスを介してシリアル
転送制御回路２０に送られる。このシリアル転送制御回
路２０において、入力データはシリアルなデータに変換
され、ある決まった周期でもって決められた量のデータ
が常にシリアル伝送ライン３へ送られている。そして、
このデータはシーケンス演算部１に転送される。シーケ
ンス演算部１においては、転送されたデータをシリアル
転送制御回路１２で受信して２ボ一トＲＡＭ１３に書き
込む。この２ボー）ＲＡＭ１３にはデータのシーケンス
番号と対応したシーケンス番号が付され、その個所に転
送されてくる対応したデータを書込むようにしている。

即ち、転送されてくるデータのアドレスとそれを書込む
２ポ一トＲＡＭ１３におけるアドレスは対応ずけられて
いる。当然のことであるが、２ボー）ＲＡＭ１３へのデ
ータの書き込み（ダイレクトメモリアクセスＤＭＡによ
る）中は書込まれたデータが読み出されることがないよ
うにＣＰＵ１０を止めておく。２ポ一トＲＡＭ１３への
書込みが終了したらＣＰＵ１０はそのデータを読み出し
、シーケンス処理を実行する。

ところで、カウンタモジュール２３内のカウント値デー
タ等のような桁数の多いデータは、例えば１６ビツトづ
つ２回に分割されて転送される。

一方、シリアル転送制御回路１２で受信したデータを２
ボ一トＲＡＭ１３に書込むタイミングと、ＣＰＵ１０か
ら２ポートＲＡＭ１３内のデータを読出すタイミングと
は全く非同期である。

従って、仮にカウント値データを構成する１語目の１６
ビツトデータの書込みタイミングと２語目の１６ビツト
データの書込みタイミングとの間で、ＣＰＵ１０がカウ
ント値データを読出すと、１語目の１６ビツトデータは
新データとなるが２語目の１６ビツトデータは１日デー
タとなってしまい、ＣＰＵ１０ではカウント値データを
誤認する。

このような分割転送データの誤認は次のように防止され
ている。第６図において、工作機械側からのカウントパ
ルス例えば２４ビツトの情報が入力されると、カウンタ
２３１がこれをカウントし、そのカウントされた出力値
は読取制御回路２３６からのラッチ信号によって制御さ
れるバッファレジスタ２３２に送られ、このバッファレ
ジスタ２３２において上位及び下位データが形成される
。バッファレジスタ２３２からの出力はマルチプレクサ
２３３に送られ、このマルチプレクサ２３３において読
取制御回路２３６からの上位／下位切換信号に対応して
カウンタ値が出力される。次に、パスバラシア２３４に
おいては、マルチプレクサ２３３からのデータの先頭部
に読取制御回路２３６からのカウンタ値リード信号に対
応してフラグＷ０１或いはフラグ″１″を２進カウンタ
２３５からの信号によって第７図に示す如く設ける。パ
スバッファ２３４で形成されたフラグ付のカウンタ値は
Ｉ１０バスを介して、第５図に示されるようにシリアル
転送制御回路２０に送られ、ここでシリアルなデータに
変換される。

そして、上位データと下位データに時分割されて、ある
一定の周期でもって決められた量のデータがシーケンス
演算部１におけるシリアル転送制御回路１２に送られる
。このシリアル転送制御回路１２においては受けたフラ
グ付の上位、下位データは２ポートＲＡＭ１３の予め対
応材されたアドレスへ順次書込まれる。この書込みはダ
イレクトメモリアクセスＤＭＡを用いて行ない、シリア
ル転送制御回路１２がＣＰＵ１０にＤＭＡを要求すると
、ＣＰＵ１０はプログラムの実行を停止してバスの制御
を解放する。当該データが書込まれるとＣＰＵ１０から
そのデータを順次読込みシーケンス処理を行なっていく
。この読込みに際して、各データの先頭に設けられたフ
ラグの内容を読取シ、フラグの内容が同じ値、つま！０
Ｆ１＝Ｆ２であれば、カウント値を正しく認識したと判
断して、シーケンス処理を遂行し、もし、Ｆ１＋Ｆ２で
あればカウント値を誤認したと判断して、再びこのデー
タを読み直すことになる。つま、９、Ｆ１＝Ｆ２であれ
ば第８図の０点でカウント値を読込んだことになシ、ま
たＦ１＋Ｆ２であれば第８図■点でカウント値を読込ん
だことになる。

〔発明が解決しようとする問題点〕

従来の分割転送データの誤認防止装置は以上のように構
成されているので、ＣＰＵ１０では相前後して読出した
１６ビツトデータのフラグ同志の一致を判断せねばなら
ない上に、誤認と判定されたときには再度データ読出し
を行なう必要があシ、このため多くのデジタル入力（Ｄ
Ｉ　）あるいはカウンタ入力があるときには、フラグ一
致判断のためにＣＰＵ１０の負荷は著しく大きなものと
なシ、また再度データ読出しを行なったときには、新し
いデジタル入力値あるいはカウント入力値を読出すこと
となって、読取るべきデータを読取れない等の問題点が
あった。

この発明は上記のような問題点を解消するためになされ
たもので、ＣＰＵに負担をかけることなく分割転送デー
タの誤認を確実に防止できるようにした分割転送データ
の誤認防止装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る分割転送データの誤認防止装置は、メモ
リアクセス裁定回路を設けることによって、演算用ＣＰ
Ｕからの読取リクエストが無意の状態において分割転送
された最初のデータが検出されたときには、２ボ一トＲ
ＡＭに対する最初の転送データから最後の転送データま
での書込みが完了するまでの間、２ポート　ＲＡＭの読
出側ゲートを閉じてデータ読出しを禁止する一方、検出
回路が最後の転送データを検出した後、再たび最初の転
送データを検出する前に、演算用ＣＰＵからの読取りク
エストが有意となったときＫは当該データ読出しが完了
するまでの間、２ボー）　ＲＡＭ０書込側ゲートを閉じ
てデータ書込みを禁止したものである。

〔作　用〕

この発明におけるメモリアクセス裁定回路は、分割転送
データの最初のデータが検出された時点で、２ボー）Ｒ
ＡＭからのデータ読出しが行なわれているか否かによシ
、２ボ一トＲＡＭの読出側又は書込側のいずれのゲート
を閉じるべきかを裁定する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１５はシリアル転送制御回路１２から得ら
れるパラレルデータの特定ビットに着目して、分割転送
データの最初及び最後の転送データを検出する検出回路
、１６ｂはＣＰＵ１０からメモリアクセス裁定回路１７
をアクセスしてデータ読出し、書込みを行なうときに使
用される第１ポート側ゲート、１６ａはシリアル転送制
御回路１２から２ボー）ＲＡＭ１３に対してデータ書込
み。

読出しを行なうときに使用される第２ポート側ゲート、
１７はＣＰＵ１０からの読取リクエスト信号が無意の状
態において検出回路１５が最初の転送データを検出した
ときには、２ボー）ＲＡＭ１３に対する最初の転送デー
タから最後の転送データまでの書込みが完了するまでの
間、２ボー）ＲＡＭ１３の第２ポート側ゲー）１６ｂを
閉じてＣＰＵ１０からのデータ読出しを禁止する一方、
検出回路１５が最後の転送データを検出した後、再たび
最初の転送データを検出する前に、ＣＰＵ１０からの読
取リクエストが有意となったときには、ＣＰＵ１０によ
る２ボー）ＲＡＭ１３からのデータ読出しが完了するま
での間、２ボ一トＲＡＭ１３の第１ポート側グー）１６
ａを閉じてシリアル転送制御回路１２からのデータ書込
みを禁止するメモリアクセス裁定回路である。

第２図はメモリアクセス裁定回路１７及び検出回路１５
の詳細を示すブロック図でアシ、図において、１５１は
シリアル転送制御回路１２からのパラレルデータをラッ
チするデータラッチ回路、１５２はデークラッチ回路１
５１の２ツチデータの特定ビットに着目して分割転送デ
ータの最初及び最後のデータを検出する頭尾データ検出
回路、１７１はＣＰＵ１０からの読取リクエストが無意
の状態において検出回路１５が最初の転送データを検出
したときには、書込優先信号１７１ａを出力し、かつ検
出回路１５が最後の転送データを検出した後、再たび最
初の転送データを検出する前に、ＣＰＵｌ０からの読取
リクエストが有意となったときには、読取優先信号１７
１ｂを出力する優先判定回路、１７２は書込優先信号１
７１ａでセットされ、かつ読取優先信号１７１ｂでリセ
ットされ、そのＱ、Ｑ出力で第１ポート側ゲー）１６ａ
、第２ポート側ゲート１６ｂを開閉制御す４　Ｒ−Ｓフ
リップ７胃ツブである。

次に動作について説明する。今仮に、第３図に示される
ように、りそ−トＩ１０部２から３分割されたデータＡ
、Ｂ、Ｃが１６ビツトづつシリアル転送されてくるもの
とし、また各データＡ、Ｂ、Ｃの特定ビットには最初及
び中間のデータであることを示す１０″及び最後のデー
タであることを示すｗｌｌが書込まれているものとする
。

このようなデータＡ、Ｂ、Ｃがシーケンス演算部１のシ
リアル転送制御回路１２で受信されると、検出回路１５
はシリアル転送制御回路１２から得られるパラレルデー
タの特定ビットが１０”となったときにそのデータを分
割転送データの最初の転送データと検出し、また特定ビ
ットがＩ′１″となったときＫそのデータを最後の転送
データと検出する。

第４図のｔｏ時点のように、ＣＰＵ１０からの読取リク
エストが無意の状態で検出回路１５が最初の転送データ
Ａを検出したときには、メモリアクセス裁定回路１７は
第２ポート側ゲート１６ｂを閉じ、逆に第１ポート側ゲ
ー）１６ａを開く。そして、この状態は最後のデータＢ
が２ボー）ＲＡＭ１３に書込まれるｔ鵞時点まで保持さ
れる。

従って、第４図の１．時点のように、その間に読取シク
エストが有意となっても、ＣＰＵ１ｏがら２ボー）ＲＡ
Ｍ１３に対するデータ読取シは禁止され、転送途中のデ
ータをＣＰＵ１０が読取ることにょって生ずる分割転送
データの誤認は確実に防止される０ 一方、第４図のｔ３時点のように、検出回路１５が最後
の転送データＣを検出した後、再たび最初の転送データ
Ａを検出する前に、ＣＰＵ１０からの読取リクエストが
有意となったときには、ＣＰＵ１０によるデータ読取シ
が完了するｔ１１時点までの間、２ボ一トＲＡＭ１３の
第１ポート側ゲート１６ａは閉状態に保持される。

従って、第４図の５４時点のように、その間に検出回路
１５が最初の転送データＡを検出したとしても、ＣＰＵ
１０からのデータ読取シが完了する前に、シリアル転送
制御回路１２によるデータ書込みが行表われることはな
く、その間に受信されたデータＡ　、Ｂ　、Ｃはシリア
ル転送制御回路１２内のバッファに記憶され、ＣＰＵ１
０によるデータ読取シが完了したｔｓ時点で、２ボー）
ＲＡＭ１３に対する書込みが開始される。このため、受
信されたデータＡ、Ｂ、Ｃが無効とされることもない。

尚、ＣＰＵ１０が割込みを受付は可能であれば、第４図
のｔ２時点のように、最後の転送データＣが２ポートＲ
ＡＭ１３に書込まれた時点で割込信号を発生するように
構成すれば、ｔ１時点からｔ２時点に至る間のＣＰＵ１
０による無駄な読取動作を避けることができる。

〔発明の効果〕

以上のように、この発明によればメモリアクセス裁定回
路で２ポートメモリの両ポートゲートを択一的に開くよ
うにしたので、分割転送データは必らず一括してＣＰＵ
から読取られることとなシ、ＣＰＵに負担をかけること
なく分割転送データの誤認を確実に防止できる効果があ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例による分割転送データの誤
認防止装置のブロック図、第２図は検出回路及びメモリ
アクセス裁定回路の詳細を示すブロック図、第３図はこ
の発明による分割転送データのフォーマットを示す図、
第４図は動作を説明するためのタイミングチャート、第
５図は従来装置を内蔵したＰＣのブロック図、第６図は
従来のリモート１１０部の詳細を示すブロック図、第７
図は従来の分割転送データのフォーマットを示す図、第
８図はデータ誤認が生ずる読取タイミングを説明するた
めのタイミングチャートである。 １はシーケンス演算部、１０はＣＰＵ、　　１２はシリ
アル転送制御回路、１３は２ボ一トＲＡＭ、　１３　ａ
は第１ポート、１３ｂは第２ポート、１５は検出回路、
１６ａは第１ポート側ゲート、１６ｂは第２ポート側ゲ
ート、１７はメモリアクセス裁定回路。 尚、図中、同一符号は同一、又は相当部分を示す。 特許出願人　　三菱電機株式会社 第１図 １３ａ：第１ホＯ−ト １３ｂ二第２ボ一ト 第６図 第７図 第８図

Claims (2)

【特許請求の範囲】
1. （１）所定ビット数単位で送信されてくるシリアルデー
   タを受信して、これをパラレルデータに変換するシリア
   ル転送制御回路と、 前記シリアル転送制御回路から得られるパ ラレルデータの書込みに使用される第１ポートおよびシ
   ーケンス演算等の際のデータの読出しに使用される第２
   ポートとを併有する２ポートＲＡＭと、 前記シリアル転送制御回路から得られるパ ラレルデータの特定ビットに着目して、分割転送データ
   の最初及び最後の転送データを検出する検出回路と、 演算用ＣＰＵからの読取リクエストが無意の状態におい
   て前記検出回路が最初の転送データを検出したときには
   、前記２ポートＲＡＭに対する最初の転送データから最
   後の転送データまでの書込みが完了するまでの間、前記
   ２ポートＲＡＭの第２ポート側ゲートを閉じてデータ読
   出しを禁止する一方、検出回路が最後の転送データを検
   出した後、再たび最初の転送データを検出する前に、演
   算用ＣＰＵからの読取リクエストが有意となったときに
   は、当該ＣＰＵによるデータ読出しが完了するまでの間
   、前記２ポートＲＡＭの第１ポート側ゲートを閉じてデ
   ータ書込みを禁止するメモリアクセス裁定回路とを備え
   た分割転送データの誤認防止装置。
2. （２）前記メモリアクセス裁定回路は、前記２ポートメ
   モリに対する最後の転送データの書込みが完了するのに
   応答して、演算用ＣＰＵに対しその旨を割込みで知らせ
   ることを特徴とする特許請求の範囲第１項に記載の分割
   転送データの誤認防止装置。