JPH04101256A - Ｉ／ｏポートアドレス方式 - Google Patents
Ｉ／ｏポートアドレス方式Info
- Publication number
- JPH04101256A JPH04101256A JP21874790A JP21874790A JPH04101256A JP H04101256 A JPH04101256 A JP H04101256A JP 21874790 A JP21874790 A JP 21874790A JP 21874790 A JP21874790 A JP 21874790A JP H04101256 A JPH04101256 A JP H04101256A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bits
- circuit
- decode
- decoding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims abstract description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩ／Ｏボートアドレス方式、特に情報処理装置
とそれに接続される複数の機能ユニット（オプション）
から構成される情報処理システムの機能制御用に用いら
れるＩ／Ｏポートアドレスを拡張するためのＩ／Ｏボー
トアドレス拡張方式〔従来の技術〕 従来のこの種のＩ／Ｏポートアドレス方式でハ、例えば
、１６ビツトのパーソナルコンピュータにおいては、入
出力機器の機能制御用のＩ／Ｏボートアドレス空間とし
て２進数１６ビツト（６５５３６通り）が定義されるが
、−船釣にはプログラム作成時に命令の語長を短くでき
るという利点から上位の８ピツトを無視して下位の８ビ
ツト（２５６通り）のみを使用し、この範囲で本体の標
準内蔵の機能やオプション機能に対しそれぞれ独立した
Ｉ／Ｏポートアドレスを定義している。
とそれに接続される複数の機能ユニット（オプション）
から構成される情報処理システムの機能制御用に用いら
れるＩ／Ｏポートアドレスを拡張するためのＩ／Ｏボー
トアドレス拡張方式〔従来の技術〕 従来のこの種のＩ／Ｏポートアドレス方式でハ、例えば
、１６ビツトのパーソナルコンピュータにおいては、入
出力機器の機能制御用のＩ／Ｏボートアドレス空間とし
て２進数１６ビツト（６５５３６通り）が定義されるが
、−船釣にはプログラム作成時に命令の語長を短くでき
るという利点から上位の８ピツトを無視して下位の８ビ
ツト（２５６通り）のみを使用し、この範囲で本体の標
準内蔵の機能やオプション機能に対しそれぞれ独立した
Ｉ／Ｏポートアドレスを定義している。
上述した従来のＩ／Ｏボートアドレス方式は、情報処理
システム全体の機能がより高度化していくに従い、本体
標準内蔵やオプション等の制御しなければならない機能
が増え、かつ１つの機能制御に対し、２．〜８個のアド
レスを使用する事からすぐに一杯となってしまう。また
、新規オプション機能での１６ビツトアドレス化をしよ
うとしても、従来からのオプション機能との同時使用を
考慮した場合には、今まで使用されていない１／Ｏボー
トアドレスを使わざるを得す拡張性が極めて低いという
欠点を有している。
システム全体の機能がより高度化していくに従い、本体
標準内蔵やオプション等の制御しなければならない機能
が増え、かつ１つの機能制御に対し、２．〜８個のアド
レスを使用する事からすぐに一杯となってしまう。また
、新規オプション機能での１６ビツトアドレス化をしよ
うとしても、従来からのオプション機能との同時使用を
考慮した場合には、今まで使用されていない１／Ｏボー
トアドレスを使わざるを得す拡張性が極めて低いという
欠点を有している。
本発明の方式は、情報処理装置と前記情報処理装置に接
続される複数の機能ユニット（オプション）で構成され
る情報処理システムにおけるＩ／Ｏボートアドレス方式
において、ある特定の本体標準内蔵機能のＩ／Ｏボート
アドレスが出力された時、本体内のデコード回路を停止
させる為のデコード停止信号発生回路を前記情報処理装
置内に有する事を特徴とする。
続される複数の機能ユニット（オプション）で構成され
る情報処理システムにおけるＩ／Ｏボートアドレス方式
において、ある特定の本体標準内蔵機能のＩ／Ｏボート
アドレスが出力された時、本体内のデコード回路を停止
させる為のデコード停止信号発生回路を前記情報処理装
置内に有する事を特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である。１は１６ビツトのＣ
ＰＵアドレスバス、１１．１．２はそれぞれＣＰＵアド
レスバス１の内の上位８ビツトと下位８ビツトをそれぞ
れ表している。通常は上位８ビツト１１、下位８ビツト
１２が汎用の拡張バス１３．１４としてオプション５の
オプションデコード回路５１に供給される。なお、本実
施例のシステムでは、下位８ビツトのアドレスを有効に
した場合、上位８ビツトには“′０゛′が出力されるも
のとする。
ＰＵアドレスバス、１１．１．２はそれぞれＣＰＵアド
レスバス１の内の上位８ビツトと下位８ビツトをそれぞ
れ表している。通常は上位８ビツト１１、下位８ビツト
１２が汎用の拡張バス１３．１４としてオプション５の
オプションデコード回路５１に供給される。なお、本実
施例のシステムでは、下位８ビツトのアドレスを有効に
した場合、上位８ビツトには“′０゛′が出力されるも
のとする。
２はデコード停止信号発生回路であり、本体内蔵デコー
ド回路３のデコード条件の内、任意のデコード条件の時
にのみロウアクティブのデコード停止信号２１を発生す
るようにソフトウェアまたはハードウェアにより設定で
きるものとする。本体内蔵デコード回路３はデコード停
止信号２１が入力されている時はデコードを停止する。
ド回路３のデコード条件の内、任意のデコード条件の時
にのみロウアクティブのデコード停止信号２１を発生す
るようにソフトウェアまたはハードウェアにより設定で
きるものとする。本体内蔵デコード回路３はデコード停
止信号２１が入力されている時はデコードを停止する。
ここで、本体内蔵デコード回路３のデコード条件の一つ
に０１Ｈ”がありかつオプションデコード回路５１のデ
コード条件の一つが“ＦＦ０ＩＨ”であると仮定する。
に０１Ｈ”がありかつオプションデコード回路５１のデ
コード条件の一つが“ＦＦ０ＩＨ”であると仮定する。
なお、“Ｈ“は１６進数を意味する。
まず、本体標準の内蔵機能のアクセスにおいてＣＰＵが
“ＯＩＨ”というアドレスを出力した場合、上位８ビッ
ト１１．下位８ビツト１２および拡張上位８ビット１３
．拡張下位８ビツト１４には“０ＯＯＩＨ”が出力され
る。この時、オプションデコード回路５１はデコード条
件が違うため動作せず本体内蔵デコード回路３のみが動
作する。
“ＯＩＨ”というアドレスを出力した場合、上位８ビッ
ト１１．下位８ビツト１２および拡張上位８ビット１３
．拡張下位８ビツト１４には“０ＯＯＩＨ”が出力され
る。この時、オプションデコード回路５１はデコード条
件が違うため動作せず本体内蔵デコード回路３のみが動
作する。
次に、オプション５のアクセスにおいてＣＰＵが“ＦＦ
０ＩＨ”というアドレスを出力した場合、上位８ビット
１１．下位８ビツト１２および拡張上位８ビット１３．
拡張下位８ビツト１４には”ＦＦ０ＩＨ”が出力される
。この時、オプションデコード回路５１と本体内蔵デコ
ード回路３の両方のデコード条件を満足するためシステ
ムとして誤動作する可能性がある。
０ＩＨ”というアドレスを出力した場合、上位８ビット
１１．下位８ビツト１２および拡張上位８ビット１３．
拡張下位８ビツト１４には”ＦＦ０ＩＨ”が出力される
。この時、オプションデコード回路５１と本体内蔵デコ
ード回路３の両方のデコード条件を満足するためシステ
ムとして誤動作する可能性がある。
そこで、予めデコード停止信号発生回路２に対し“ＯＩ
Ｈ”というアドレス条件を設定しておくと、ＣＰＵが“
ＦＦ０ＩＨ”というアドレスを出力した場合、アドレス
の下位８ビツトの“ＯＩＨ”という条件によりデコード
停止信号発生回路２ｈ）らデコード停止信号２１が出力
され本体内蔵デコード回路３の動作が停止しオプション
デコード回路５１のみ動作する。
Ｈ”というアドレス条件を設定しておくと、ＣＰＵが“
ＦＦ０ＩＨ”というアドレスを出力した場合、アドレス
の下位８ビツトの“ＯＩＨ”という条件によりデコード
停止信号発生回路２ｈ）らデコード停止信号２１が出力
され本体内蔵デコード回路３の動作が停止しオプション
デコード回路５１のみ動作する。
すなわち、本体内蔵で使用している下位８ビツト１２の
アドレスデコード回路を停止させその時のアドレスと上
位８ビツト１１のアドレスをオプション側でデコードす
ることによりＩ／Ｏボートアドレスを拡張することがで
きる。
アドレスデコード回路を停止させその時のアドレスと上
位８ビツト１１のアドレスをオプション側でデコードす
ることによりＩ／Ｏボートアドレスを拡張することがで
きる。
以上説明した様に本発明のＩ／Ｏボートアドレス方式に
より、システムの高機能化に対し柔軟にＩ／Ｏポートア
ドレスを追加していく事ができ、Ｉ／Ｏポートアドレス
の不足を防ぐとともに機能拡張性が良くなる効果がある
。
より、システムの高機能化に対し柔軟にＩ／Ｏポートア
ドレスを追加していく事ができ、Ｉ／Ｏポートアドレス
の不足を防ぐとともに機能拡張性が良くなる効果がある
。
第１図は本発明の一実施例のブロック図である。
１・・・ＣＰＵアドレスバス、１１・・・上位８ビツト
、１２・・・下位８ビツト、１３・・・拡張上位８ビツ
ト、１４・・・拡張下位８ビツト、１５・・・拡張コネ
クタ、２・・・デコード停止信号発生回路、２１・・・
デコード停止信号、３・・・本体内蔵デコード回路、４
１．４２・・・バッファ、５・・・オプションユニット
、５１・・・オプシロンデコード回路、５２・・・オプ
ション上位８ビツト、５３・・・オプション下位８ビ・
ソト。
、１２・・・下位８ビツト、１３・・・拡張上位８ビツ
ト、１４・・・拡張下位８ビツト、１５・・・拡張コネ
クタ、２・・・デコード停止信号発生回路、２１・・・
デコード停止信号、３・・・本体内蔵デコード回路、４
１．４２・・・バッファ、５・・・オプションユニット
、５１・・・オプシロンデコード回路、５２・・・オプ
ション上位８ビツト、５３・・・オプション下位８ビ・
ソト。
Claims (1)
- 【特許請求の範囲】 情報処理装置と前記情報処理装置に接続される複数の機
能ユニット（オプション）で構成される情報処理システ
ムにおけるＩ／Ｏポートアドレス方式において、 特定の本体標準内蔵機能のＩ／Ｏポートアドレスが出力
された時、本体内のデコード回路を停止させる為のデコ
ード停止信号発生回路を前記情報処理装置内に有する事
を特徴とするＩ／Ｏポートアドレス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21874790A JPH04101256A (ja) | 1990-08-20 | 1990-08-20 | Ｉ／ｏポートアドレス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21874790A JPH04101256A (ja) | 1990-08-20 | 1990-08-20 | Ｉ／ｏポートアドレス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101256A true JPH04101256A (ja) | 1992-04-02 |
Family
ID=16724787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21874790A Pending JPH04101256A (ja) | 1990-08-20 | 1990-08-20 | Ｉ／ｏポートアドレス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101256A (ja) |
-
1990
- 1990-08-20 JP JP21874790A patent/JPH04101256A/ja active Pending
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