JPS617871A - マトリクス型表示装置 - Google Patents
マトリクス型表示装置Info
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- JPS617871A JPS617871A JP59129595A JP12959584A JPS617871A JP S617871 A JPS617871 A JP S617871A JP 59129595 A JP59129595 A JP 59129595A JP 12959584 A JP12959584 A JP 12959584A JP S617871 A JPS617871 A JP S617871A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、たとえば石英ガラスなどの透明絶縁基板上
に形成される。複数個のゲート電極線、およびこのゲー
ト電極線と直交する複数個のソースまたはドレイン電極
線よりなるマトリクス配線を有し、その交点にＴＰＴ（
薄膜トランジスタ）などのスイッチ、信号蓄積コンデン
サおよび画素電極などを形成したＴＦＴアレイのパター
ン形成精度を高めたマトリクス型表示装置に関する。
に形成される。複数個のゲート電極線、およびこのゲー
ト電極線と直交する複数個のソースまたはドレイン電極
線よりなるマトリクス配線を有し、その交点にＴＰＴ（
薄膜トランジスタ）などのスイッチ、信号蓄積コンデン
サおよび画素電極などを形成したＴＦＴアレイのパター
ン形成精度を高めたマトリクス型表示装置に関する。
第１図はＴＦＴアレイ表示部の画素の構成を示すもので
あ勺、第２図はＴＦＴアレイを用りたマトリクス型表示
装置の構成を説明するための断面図。
あ勺、第２図はＴＦＴアレイを用りたマトリクス型表示
装置の構成を説明するための断面図。
この第１図、第２図において、ＴＦＴアレイ８は複数個
のケ゛−ト電極線１、およびこのｆ−）電極線１に直交
するソース電極線２とを備えておシ、その交点にたとえ
［ＴＰＴ４などのスイッチが形成され、そのドレイン電
極３に画素電極５が接続されている。なお、６は信号蓄
積コンデンサである。
のケ゛−ト電極線１、およびこのｆ−）電極線１に直交
するソース電極線２とを備えておシ、その交点にたとえ
［ＴＰＴ４などのスイッチが形成され、そのドレイン電
極３に画素電極５が接続されている。なお、６は信号蓄
積コンデンサである。
また、マ） ＩＪクス型表示装置１２は、第２図から明
らかなように前記ＴＦＴアレイ８を形成したＴＦＴアレ
イ基板９と、これと対向する透明導電膜１０などを形成
した対向電極基板１１との間に、たとえば、液晶などの
表示材料７が挾持された構造となっている。
らかなように前記ＴＦＴアレイ８を形成したＴＦＴアレ
イ基板９と、これと対向する透明導電膜１０などを形成
した対向電極基板１１との間に、たとえば、液晶などの
表示材料７が挾持された構造となっている。
引き続き従来のＴＦＴアレイ、マトリクス型表示装置１
２を第３図ないし第７図により説明する。
２を第３図ないし第７図により説明する。
第３哩はＴＦＴアレイ８の構成の説明図、第４図は従来
のＴＦＴアレイの辰示部のパターン状態図、第５図は第
４図のＡ −Ａ’線の断面図、第６図はパターン形成を
説明する理想的な状態図、第７図は従来のＴＦＴアレイ
のパターン形成の状態を説明するだめの図である。
のＴＦＴアレイの辰示部のパターン状態図、第５図は第
４図のＡ −Ａ’線の断面図、第６図はパターン形成を
説明する理想的な状態図、第７図は従来のＴＦＴアレイ
のパターン形成の状態を説明するだめの図である。
以下、その詳細を説明する。’Ｉ’ Ｆ Ｔアレイ８は
たとえば、石英ガラスなどの透明絶縁基板などよシなる
Ｔ Ｆ Ｔアレイ基板９の表面に、まずケ９−ト電極線
ｌめ形成を、たとえばＡ／などをスパッタ法などで全面
成膜し、大型の御粘露光マスクを用いた写真製版法によ
り、フォトレジストを形成し、ゲートｉｈ極線形成用フ
ォトマスクを用い、各マスク間のマスク合せなし、露光
し、現像してレソストパターンを形成する。この後ＡＩ
！をエツチングして、所望形状のゲート電極線ｌを形成
する。
たとえば、石英ガラスなどの透明絶縁基板などよシなる
Ｔ Ｆ Ｔアレイ基板９の表面に、まずケ９−ト電極線
ｌめ形成を、たとえばＡ／などをスパッタ法などで全面
成膜し、大型の御粘露光マスクを用いた写真製版法によ
り、フォトレジストを形成し、ゲートｉｈ極線形成用フ
ォトマスクを用い、各マスク間のマスク合せなし、露光
し、現像してレソストパターンを形成する。この後ＡＩ
！をエツチングして、所望形状のゲート電極線ｌを形成
する。
以下同様にして、ゲート絶縁膜１５、アモルファス、シ
リコンなどの半導体１６、ソース電極線２およびドレイ
ン電極３、保護膜１７、ＩＴＯなどよシなる画素電極５
などを、各マスク間の重ね合わせを実施して形成し、Ｔ
ＦＴアレイＢ ７ｚ完成する。
リコンなどの半導体１６、ソース電極線２およびドレイ
ン電極３、保護膜１７、ＩＴＯなどよシなる画素電極５
などを、各マスク間の重ね合わせを実施して形成し、Ｔ
ＦＴアレイＢ ７ｚ完成する。
次に、前述のＴＦＴアレイ８、およびマトリクス型表示
装置１２０作用動作を第３図〜第７図を参照して説明す
る。第６図、第７図は第３図に示したＴＦＴアレイ８の
特に高解像なパターン形成を必要とする多数の画素の集
積より構成される表示エリア部のパターン形成を一般化
して説明するための図であシ、第６図（ａ）、第７図（
ａ）は平面図で、第６図（ｂ）、第７図（ｂ）はそれぞ
れ第６図（ａ）のＢ −Ｂ’線、第７図（ａ）のＣ−Ｃ
’線の断面図である。
装置１２０作用動作を第３図〜第７図を参照して説明す
る。第６図、第７図は第３図に示したＴＦＴアレイ８の
特に高解像なパターン形成を必要とする多数の画素の集
積より構成される表示エリア部のパターン形成を一般化
して説明するための図であシ、第６図（ａ）、第７図（
ａ）は平面図で、第６図（ｂ）、第７図（ｂ）はそれぞ
れ第６図（ａ）のＢ −Ｂ’線、第７図（ａ）のＣ−Ｃ
’線の断面図である。
ＴＦＴアレイ８は通常、ゲート電極線１１ソース電極線
２などの各構成要素部を形成するために約５〜１０枚の
フォトマスク（以下マスクと称する）が用いられる。
２などの各構成要素部を形成するために約５〜１０枚の
フォトマスク（以下マスクと称する）が用いられる。
この各マスクの不光全性に基づく５各マスク間のオーバ
レイの他、ノくターンのエツジ荒さ、ノくターンの線幅
変動、Ｔ Ｆ Ｔアレイ基板９の歪みなどに起因した誤
差要因よシ生じるレソストレーション不良によるＴＦＴ
アレイ８の欠陥は多くの場合、パターンのエツジの状態
に起因して発生するものである。
レイの他、ノくターンのエツジ荒さ、ノくターンの線幅
変動、Ｔ Ｆ Ｔアレイ基板９の歪みなどに起因した誤
差要因よシ生じるレソストレーション不良によるＴＦＴ
アレイ８の欠陥は多くの場合、パターンのエツジの状態
に起因して発生するものである。
第６図（ａ）、第６１刊（ｂ）には−膜化して反図形の
ノくターンＸと正図形のパターンＹとの二枚のマスク
゛のレソストレーションの理想的な状態を示したもので
ちゃ、この場合のエツヅマーソ／Ｍは、Ｍ＝Ｘ−Ｙ／２
で表わされる。
ノくターンＸと正図形のパターンＹとの二枚のマスク
゛のレソストレーションの理想的な状態を示したもので
ちゃ、この場合のエツヅマーソ／Ｍは、Ｍ＝Ｘ−Ｙ／２
で表わされる。
ところが、実際のパターン形成においては、第７図（ａ
）、第７図（ｂ）に示すように、マスク上におけるパタ
ーン位置のずれとマスク間の重ね合わせのズレが重畳さ
れたパターン位置精度Ｏ，パターン幅変動り、およびエ
ツジ荒さＥなどが生じ、実際のパターン形成におけるエ
ツジマージンＭ１はＭｌ ＝Ｘ−Ｙ／２−、（０＋Ｌ＋
Ｅ ）に減少する。なお、第６図（ａ）、第７図（ａ）
のＬ （Ｘ） ｉｌｊ Ｘ−＝ｒスクの中心線、Ｌ（Ｙ
）はＹマスクの中心線である。
）、第７図（ｂ）に示すように、マスク上におけるパタ
ーン位置のずれとマスク間の重ね合わせのズレが重畳さ
れたパターン位置精度Ｏ，パターン幅変動り、およびエ
ツジ荒さＥなどが生じ、実際のパターン形成におけるエ
ツジマージンＭ１はＭｌ ＝Ｘ−Ｙ／２−、（０＋Ｌ＋
Ｅ ）に減少する。なお、第６図（ａ）、第７図（ａ）
のＬ （Ｘ） ｉｌｊ Ｘ−＝ｒスクの中心線、Ｌ（Ｙ
）はＹマスクの中心線である。
また、実際のマスクのパターン設計において、パターン
の最小線幅または最小フィーチャーサイズは、前述の理
想的な状態におけるエツジマージンＭに近い値に設定さ
れる。
の最小線幅または最小フィーチャーサイズは、前述の理
想的な状態におけるエツジマージンＭに近い値に設定さ
れる。
一方、マトリクス型表示装置は、たとえば、マン、マシ
ンのインタフェースの役割を果たし、表示情報址の垢１
大の要求から、大画面かつ高解像度なものが要求される
反面、通常の半導体素子用のシリコンウェハの最大口径
的１５０ 鰭（６”）以上においては、パターン形成の
基準となるマスクに高精度なものがなく、最小線幅また
は最小フィーチャーサイズで約３０μｍが限界である。
ンのインタフェースの役割を果たし、表示情報址の垢１
大の要求から、大画面かつ高解像度なものが要求される
反面、通常の半導体素子用のシリコンウェハの最大口径
的１５０ 鰭（６”）以上においては、パターン形成の
基準となるマスクに高精度なものがなく、最小線幅また
は最小フィーチャーサイズで約３０μｍが限界である。
このマスクパターンをＴＦＴアレイ基板９上にパターン
を転写するのに必要な、たとえばマスクアライナなどの
装置の解像度も前述のシリコンウェハの口径以上では約
３０μｍが限界となっている。
を転写するのに必要な、たとえばマスクアライナなどの
装置の解像度も前述のシリコンウェハの口径以上では約
３０μｍが限界となっている。
また、ＴＦＴアレイ８を用いたマトリクス型表示装置１
２で鉱、第４図に示すようにＴ Ｆ’ Ｔ ４が通常不
透明材料で構成され、表示特性上欠陥部分となシ、表示
画素の開口率（画素電極面積／画素面積）を増大させる
ために、ＴＰＴ４などは可能な限り、小面積に形成する
ことが必要であるが、前述のパターン形成の微細化に対
する制約条件で決定され、開口率鉱約３０チが上限とな
る。
２で鉱、第４図に示すようにＴ Ｆ’ Ｔ ４が通常不
透明材料で構成され、表示特性上欠陥部分となシ、表示
画素の開口率（画素電極面積／画素面積）を増大させる
ために、ＴＰＴ４などは可能な限り、小面積に形成する
ことが必要であるが、前述のパターン形成の微細化に対
する制約条件で決定され、開口率鉱約３０チが上限とな
る。
さらに、大面積の御粘露光マスク上における、大きな距
離にかけてのパターン位置の誤差すなわち座標位置精度
の誤差要因も大きく画面サイズが１５０器以上では１０
４ｍ以上の値となる。
離にかけてのパターン位置の誤差すなわち座標位置精度
の誤差要因も大きく画面サイズが１５０器以上では１０
４ｍ以上の値となる。
加えて、各マスク間のオーバレイに関し、大型マスク基
板、およびＴＦＴアレイ基板９との熱膨張に伴なうパタ
ーン座標位置精度の誤差要因を回避するために厳密なる
温度Ｖ埋が必要である。
板、およびＴＦＴアレイ基板９との熱膨張に伴なうパタ
ーン座標位置精度の誤差要因を回避するために厳密なる
温度Ｖ埋が必要である。
以上に説明したように、従来の大型のＴＦＴアレイ、マ
トリクス型表示装置は大型の御粘露光マスクを用い、一
括露光法による写真製版法によシバターンを形成してい
るために、特に大型のＴＦＴアレイ８のパターン形成精
度が、マスクおよびＴＦＴアレイ基板９の大型化に伴な
い、パターンの位置ａ度、パターン幅変動、およびエツ
ジ荒さなどの誤差要因が増大し、パターン設計の基準と
なる最小線幅または最小フィーチャーサイズが約３０μ
ｍとなシ、高解像度化が至難である。
トリクス型表示装置は大型の御粘露光マスクを用い、一
括露光法による写真製版法によシバターンを形成してい
るために、特に大型のＴＦＴアレイ８のパターン形成精
度が、マスクおよびＴＦＴアレイ基板９の大型化に伴な
い、パターンの位置ａ度、パターン幅変動、およびエツ
ジ荒さなどの誤差要因が増大し、パターン設計の基準と
なる最小線幅または最小フィーチャーサイズが約３０μ
ｍとなシ、高解像度化が至難である。
また、表示性能を左右する開口率の上昇が不可能である
とともに、大きな距離にかけてのパターンの座標位置精
度の悪さに基づくパターン不、良などによシ、画素の生
存率が低く、表示性能の高いＴＦＴアレイ、およびマト
リクス型表示装置が高い歩留シで得られない欠陥を有し
ている。
とともに、大きな距離にかけてのパターンの座標位置精
度の悪さに基づくパターン不、良などによシ、画素の生
存率が低く、表示性能の高いＴＦＴアレイ、およびマト
リクス型表示装置が高い歩留シで得られない欠陥を有し
ている。
この発明は、かかる欠点を改善する目的でなされたもの
で、ＴＦＴアレイを、特に高解像なパターン形成を要求
する表示エリア部と比較的低解像なパターン形成で目的
が達成できる周辺リードアウト部とに二大別し、各部の
、要求に見合ったバタ〜ン形成を実施し、大型、高解像
度でかつ開口率の高−１表示性能の良好でかつ高い歩留
りのマトリクス型表示装置を提案するものである。
で、ＴＦＴアレイを、特に高解像なパターン形成を要求
する表示エリア部と比較的低解像なパターン形成で目的
が達成できる周辺リードアウト部とに二大別し、各部の
、要求に見合ったバタ〜ン形成を実施し、大型、高解像
度でかつ開口率の高−１表示性能の良好でかつ高い歩留
りのマトリクス型表示装置を提案するものである。
以下、この発明のマトリクス型表示装置の実施例につい
て図面に基づき説明する。第８図〜第１６図はその一実
施例を示す図である。
て図面に基づき説明する。第８図〜第１６図はその一実
施例を示す図である。
第８図はＴＦＴアレイ８の周辺リードアウト部を示す平
面図であり、第９図はＴＦＴアレイ８の表示エリア部を
示す平面図である。また第１０図、第１１図はこの発明
に適用されるパターン形成法の一例を示すものであり、
第１０図は４等分割の例、第ｉｉ図は９等分割の例を示
している。
面図であり、第９図はＴＦＴアレイ８の表示エリア部を
示す平面図である。また第１０図、第１１図はこの発明
に適用されるパターン形成法の一例を示すものであり、
第１０図は４等分割の例、第ｉｉ図は９等分割の例を示
している。
第１２図（ａ）はこの発明におけるパターン形成を示す
平面図であル、第１２図（ｂ）は第１２１望（＆）のＤ
−Ｉ）’線の断面図、第１３図はこの発明における表示
エリア部のパターン形成を説明するためのＩｇ＋であり
、第１４図は第１３図）； −Ｅ’線の断面図、また、
第１５図はこの発明における周辺Ｉ＋−ドアウド部を示
すものであシ、第１６図は第１５図Ｆ −Ｆ’線の断面
図である。
平面図であル、第１２図（ｂ）は第１２１望（＆）のＤ
−Ｉ）’線の断面図、第１３図はこの発明における表示
エリア部のパターン形成を説明するためのＩｇ＋であり
、第１４図は第１３図）； −Ｅ’線の断面図、また、
第１５図はこの発明における周辺Ｉ＋−ドアウド部を示
すものであシ、第１６図は第１５図Ｆ −Ｆ’線の断面
図である。
この第８図〜第１６図において、第１図〜ｔＪ７図（ｂ
）と同一部分には同一符号を付して述べる。
）と同一部分には同一符号を付して述べる。
ＴＦＴアレイ８は、たとえば石英ガラスなどの透明絶縁
基板などよシなるＴＦＴアレイ基板９の表面に全面まず
ゲート電極線ｌの形成を、たとえばＡＩＩなどをスパッ
タ法などで成膜する。
基板などよシなるＴＦＴアレイ基板９の表面に全面まず
ゲート電極線ｌの形成を、たとえばＡＩＩなどをスパッ
タ法などで成膜する。
その後、特に高解像度のパターン形成を要求する多数の
画素の集積により構成される表示エリア部１４のパター
ン形成を、第１θ図、第１１図に示したように表示エリ
ア部１４を小型高解像マスク、および高解像一括露光が
可能なサイズの範囲内で等分７．、Ｊ Ｌ、小型高解像
マスクを用いたステップアンドリピート法またはストッ
プアンドリピート法で形成し、比較的低解像度のパター
ン形成で目的が達成できる周辺リードアウト部１３のパ
ターン形成は大型マスクを用いた一括露光法で形成する
。
画素の集積により構成される表示エリア部１４のパター
ン形成を、第１θ図、第１１図に示したように表示エリ
ア部１４を小型高解像マスク、および高解像一括露光が
可能なサイズの範囲内で等分７．、Ｊ Ｌ、小型高解像
マスクを用いたステップアンドリピート法またはストッ
プアンドリピート法で形成し、比較的低解像度のパター
ン形成で目的が達成できる周辺リードアウト部１３のパ
ターン形成は大型マスクを用いた一括露光法で形成する
。
その後、レノストパターンを現像し、Ｍをエツチングし
て、所望形状のゲート電極線１を形成する。
て、所望形状のゲート電極線１を形成する。
以下同様にして、り゛−ト絶縁膜１５、アモルファスシ
リコンなどの半導体１６、ソース電極線２、およびドレ
イン電極３、保獲膜１７、ＩＴＯなどよシなる画素電極
５などを各マスク間の重ね合わ−せを実施して形成し、
ＴＰＴアレイ８が構成する。
リコンなどの半導体１６、ソース電極線２、およびドレ
イン電極３、保獲膜１７、ＩＴＯなどよシなる画素電極
５などを各マスク間の重ね合わ−せを実施して形成し、
ＴＰＴアレイ８が構成する。
なお、１８は半導体膜、４はＴＰＴである。
次に、この発明のマ） ＩＪ久スス型表示装置作用を説
明する。この発明では、’Ｉ” Ｆ Ｔアレイ８を最小
線幅または最小フィーチャーサイズで約５〜１０μｍ、
重ね合せ精度約２．５μｍ以下の高解像度パターン形成
が必要な表示エリア部工４を小型高解像マスクを用いた
ステップアンドリピート法またはストップアンドリピー
ト法で形成し、最小線幅、または最小フイヘチャーサイ
ズで約３０μｍ、重ね合せ精度約±５μｍ程贋のパター
ン形成で目的が達成できる周辺リードアウト部１３を大
型マスクを用いた御粘単光法でパターン形成するように
構成している。
明する。この発明では、’Ｉ” Ｆ Ｔアレイ８を最小
線幅または最小フィーチャーサイズで約５〜１０μｍ、
重ね合せ精度約２．５μｍ以下の高解像度パターン形成
が必要な表示エリア部工４を小型高解像マスクを用いた
ステップアンドリピート法またはストップアンドリピー
ト法で形成し、最小線幅、または最小フイヘチャーサイ
ズで約３０μｍ、重ね合せ精度約±５μｍ程贋のパター
ン形成で目的が達成できる周辺リードアウト部１３を大
型マスクを用いた御粘単光法でパターン形成するように
構成している。
したがって、第１２図（ａ）に示しだ、パターン形成を
一般化した反図形のパターンＸと正図形のパターンＹと
の２枚のマスクの例において、マスクの小型化によシ、
マスク上におけるパターン位置のずれとマスク間の重ね
合わせのずれが重畳されたパターン位置精度Ｏ，パター
ン幅変動り、およびエツソ荒さＥなどが減少し、エツジ
マージン廊はＭ２＊Ｘ−Ｙ７２とな９、従来例で説明し
た理想的な状態の場合のエッジマーマンＭに近似値とな
る。
一般化した反図形のパターンＸと正図形のパターンＹと
の２枚のマスクの例において、マスクの小型化によシ、
マスク上におけるパターン位置のずれとマスク間の重ね
合わせのずれが重畳されたパターン位置精度Ｏ，パター
ン幅変動り、およびエツソ荒さＥなどが減少し、エツジ
マージン廊はＭ２＊Ｘ−Ｙ７２とな９、従来例で説明し
た理想的な状態の場合のエッジマーマンＭに近似値とな
る。
ＴＦＴアレイ８のパターン設計におけるパターンの最小
線幅、または最小フィーチャーサイズは小型高解像マス
クの製作法に基づくパターン精度、たとえば電子ビーム
露光系で約２μｍであシ、エツソマ〜ヅンも約３μｍ程
度の設計が可能とな９、開口率も７０％以上に向上する
。
線幅、または最小フィーチャーサイズは小型高解像マス
クの製作法に基づくパターン精度、たとえば電子ビーム
露光系で約２μｍであシ、エツソマ〜ヅンも約３μｍ程
度の設計が可能とな９、開口率も７０％以上に向上する
。
また、たとえば、マン、マシンのインク７エースの役割
を果たすマトリクス型表示装置の、表示情報量の増大の
要求に対応した、大画面化、高解像度化への要求にも対
応が容易となる。
を果たすマトリクス型表示装置の、表示情報量の増大の
要求に対応した、大画面化、高解像度化への要求にも対
応が容易となる。
この発明は以上説明したように、ＴＦＴアレイを特に高
解像なパターン形成を要求する表示エリア部と比較的低
カイ像なパターン形成で目的が達成できる周辺リードア
ウト部とに大別し、各部の要求に見合ったパターン形成
を行うようにしたので、大型のＴＦＴアレイのパターン
形成精度がパターンの位置精度、パターン幅変動、エツ
ソ荒さなどの誤差要因が低減でき、パターン設計の基準
となる最小線幅、または最小フィーチャーサイズが約３
μｍ程度に設計できる。これにともない、高解像度化が
容易で、かつ表示性能を左右する画素の開口率を約７０
％以上に増大することが可能となるばかシか高歩留りで
できる。
解像なパターン形成を要求する表示エリア部と比較的低
カイ像なパターン形成で目的が達成できる周辺リードア
ウト部とに大別し、各部の要求に見合ったパターン形成
を行うようにしたので、大型のＴＦＴアレイのパターン
形成精度がパターンの位置精度、パターン幅変動、エツ
ソ荒さなどの誤差要因が低減でき、パターン設計の基準
となる最小線幅、または最小フィーチャーサイズが約３
μｍ程度に設計できる。これにともない、高解像度化が
容易で、かつ表示性能を左右する画素の開口率を約７０
％以上に増大することが可能となるばかシか高歩留りで
できる。
また、犬ぎな距離にかけてのパターンの座標位置精度が
改良できる結果、画素の生存率が極めて高く表示性能を
高くできる。
改良できる結果、画素の生存率が極めて高く表示性能を
高くできる。
第１図はＴＦＴアレイ表示部の画素の構成を示す図、第
２図は従来のマトリクス型表示装置の断面図、第３図は
従来のＴＦＴアレイの構成を示す図、第４図は従来のＴ
ＦＴアレイ表示部のパターン状態図、第５図は第４図Ａ
−Ａ’線の断面図、第６図（ａ）は従来のマトリクス
型表示装置におけるパターン形成を説明する理想的な状
態を示す平面図、第６図（ｂ）は第６図（ａ）のＢ −
Ｂ’線の断面図、第７図（ａ）は従来のＴＦＴアレイの
パターン形成を説明するためのパターン状態図、第７図
（ｂ）は第７図（ａ）のｃ −ｃ’線の断面図、第８図
はこの発明のマトリクス型表示装置の一実施例における
ＴＦＴアレイの周辺リード部を示す平面図、第９図はこ
の発明のマトリクス型表示装置におけるＴＰＴプレイの
表示エリア部を示す平面図、第１０図および第１１図は
それぞれこの発明のマトリクス型表示装置におけるパタ
ーン形成法の実施例を示す図、第１２図（ａ）はこの発
明のマトリクス型表示装置におけるパターン形成を示す
平面図、第１２図（ｂ）は第１２図（ａ）のＤ −Ｄ’
線の断面図、第１３図はこの発明のマ） ＩＪクス型表
示装置における表示エリア部のパターン状態を示す平面
図、第１４図は第１３図Ｅ −Ｅ’線の断面図、第１５
図はこの発明のマトリクス型表示装置における周辺リー
ドアウト部のバターン状態を示す図、第１６図は第１５
図のＦ−Ｆ’線の断面図である。 ｌ・・・ゲート電極線、２・・・ソース電極線、３・・
・ドレイン電極、４・・・ＴＦＴ、５・・・画素電極、
７・・・表示材料、８・・・ＴＦＴアレイ、１２・・・
マトリクス型表示装置、１３・・・周辺リードアウト部
、１４・・・表示エリア部、１５・・・４等分割の例、
１６・・・９等分割の例。 なお、図中同一符号は同一または相当部分を示す。
２図は従来のマトリクス型表示装置の断面図、第３図は
従来のＴＦＴアレイの構成を示す図、第４図は従来のＴ
ＦＴアレイ表示部のパターン状態図、第５図は第４図Ａ
−Ａ’線の断面図、第６図（ａ）は従来のマトリクス
型表示装置におけるパターン形成を説明する理想的な状
態を示す平面図、第６図（ｂ）は第６図（ａ）のＢ −
Ｂ’線の断面図、第７図（ａ）は従来のＴＦＴアレイの
パターン形成を説明するためのパターン状態図、第７図
（ｂ）は第７図（ａ）のｃ −ｃ’線の断面図、第８図
はこの発明のマトリクス型表示装置の一実施例における
ＴＦＴアレイの周辺リード部を示す平面図、第９図はこ
の発明のマトリクス型表示装置におけるＴＰＴプレイの
表示エリア部を示す平面図、第１０図および第１１図は
それぞれこの発明のマトリクス型表示装置におけるパタ
ーン形成法の実施例を示す図、第１２図（ａ）はこの発
明のマトリクス型表示装置におけるパターン形成を示す
平面図、第１２図（ｂ）は第１２図（ａ）のＤ −Ｄ’
線の断面図、第１３図はこの発明のマ） ＩＪクス型表
示装置における表示エリア部のパターン状態を示す平面
図、第１４図は第１３図Ｅ −Ｅ’線の断面図、第１５
図はこの発明のマトリクス型表示装置における周辺リー
ドアウト部のバターン状態を示す図、第１６図は第１５
図のＦ−Ｆ’線の断面図である。 ｌ・・・ゲート電極線、２・・・ソース電極線、３・・
・ドレイン電極、４・・・ＴＦＴ、５・・・画素電極、
７・・・表示材料、８・・・ＴＦＴアレイ、１２・・・
マトリクス型表示装置、１３・・・周辺リードアウト部
、１４・・・表示エリア部、１５・・・４等分割の例、
１６・・・９等分割の例。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 複数個のゲート電極線、このゲート電極線と直交する複
数個のソース電極線またはドレイン電極線、上記ゲート
電極線とソース電極線またはドレイン電極線との交点に
薄膜トランジスタなどの能動素子と信号蓄積コンデンサ
および画素電極などを有しかつ高解像度パターン形成を
必要とする表示エリア部を小型高解像度マスクを用いた
ステップアンドリピート露光法またはストップアンドリ
ピート露光法で形成された高解像度パターンおよび大型
マスクを用いたワンショット露光法で形成された低解像
度パターンで目的達成可能な表示素子周辺のリードアウ
ト部のパターンとを有するＴＦＴアレイ、このＴＦＴア
レイの基板と対向する表面に透明導電膜電極、この透明
導電膜電極と対向電極基板との間に挾持された液晶など
の表示材料を備えてなるマトリクス型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129595A JPS617871A (ja) | 1984-06-21 | 1984-06-21 | マトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129595A JPS617871A (ja) | 1984-06-21 | 1984-06-21 | マトリクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS617871A true JPS617871A (ja) | 1986-01-14 |
| JPH0433011B2 JPH0433011B2 (ja) | 1992-06-01 |
Family
ID=15013330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59129595A Granted JPS617871A (ja) | 1984-06-21 | 1984-06-21 | マトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03259123A (ja) * | 1990-03-09 | 1991-11-19 | Hitachi Ltd | 表示装置 |
-
1984
- 1984-06-21 JP JP59129595A patent/JPS617871A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03259123A (ja) * | 1990-03-09 | 1991-11-19 | Hitachi Ltd | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0433011B2 (ja) | 1992-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |