JPH0827466B2 - 表示装置 - Google Patents
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- JPH0827466B2 JPH0827466B2 JP5637290A JP5637290A JPH0827466B2 JP H0827466 B2 JPH0827466 B2 JP H0827466B2 JP 5637290 A JP5637290 A JP 5637290A JP 5637290 A JP5637290 A JP 5637290A JP H0827466 B2 JPH0827466 B2 JP H0827466B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は表示装置に係り、特に液晶表示用として好適
な表示装置に関する。
な表示装置に関する。
液晶表示装置用のTFTパネルにおいて、各画素毎のTFT
素子とそれらを駆動する周辺回路を同一基板上に形成し
た周辺回路内蔵型アクテイブマトリツクスパネルが知ら
れている。これらに関するものには例えば、特開昭64−
2088号，特開昭60−26932号等が挙げられる。
素子とそれらを駆動する周辺回路を同一基板上に形成し
た周辺回路内蔵型アクテイブマトリツクスパネルが知ら
れている。これらに関するものには例えば、特開昭64−
2088号，特開昭60−26932号等が挙げられる。
更に、TFTパネルに冗長性を付与し大画面パネルの歩
留り向上のため一つの画素に複数のTFT素子を配置する
構成が知られている。これらに関するものには特開昭63
−186216号，特開昭61−121034号等が挙げられる。
留り向上のため一つの画素に複数のTFT素子を配置する
構成が知られている。これらに関するものには特開昭63
−186216号，特開昭61−121034号等が挙げられる。
また、大画面TFTパネルの製造方法としての分割露光
法としては、特開昭61−180275号等がある。
法としては、特開昭61−180275号等がある。
上記従来技術においては、各画素用のTFTと周辺回路
用のTFTの構造については特別の配慮がなされておら
ず、このため両者のTFTとも特性を最良のものにするの
は困難であるという問題がある。
用のTFTの構造については特別の配慮がなされておら
ず、このため両者のTFTとも特性を最良のものにするの
は困難であるという問題がある。
本発明の目的は、優れた特性を有する表示装置を提供
することにある。
することにある。
本発明の他の目的は、各画素用TFT及び周辺回路用TFT
を簡単な方法でそれぞれ最適な構造を形成し、優れた特
性を示すパネルを提供することにある。
を簡単な方法でそれぞれ最適な構造を形成し、優れた特
性を示すパネルを提供することにある。
上記目的を達成するための本発明の特徴は、 表示領域とこの表示領域を駆動するための周辺回路領
域とが同一基板上に形成され、表示領域はマトリクス状
に配置された複数の第１の半導体素子を有し、周辺回路
領域は複数の第２の半導体素子を有し、第１の半導体素
子の最小加工寸法が第２の半導体素子の最小加工寸法よ
り小さい点にある。また、第１の半導体素子の耐圧は第
２の半導体素子の耐圧より小さい点にある。更に、第１
の半導体素子のリーク電流は第２の半導体素子のリーク
電流より小さい点にある。
域とが同一基板上に形成され、表示領域はマトリクス状
に配置された複数の第１の半導体素子を有し、周辺回路
領域は複数の第２の半導体素子を有し、第１の半導体素
子の最小加工寸法が第２の半導体素子の最小加工寸法よ
り小さい点にある。また、第１の半導体素子の耐圧は第
２の半導体素子の耐圧より小さい点にある。更に、第１
の半導体素子のリーク電流は第２の半導体素子のリーク
電流より小さい点にある。
上記した本発明の目的／特徴及び上記以外の本発明の
目的／特徴については、以下の記載よりさらに明らかに
される。
目的／特徴については、以下の記載よりさらに明らかに
される。
上記目的を達成するために、画素部分のTFTの微細加
工ルールを周辺回路部分のTFTの、微細加工ルールより
小さく形成することにしたものである。ここで微細加工
ルールとは、TFTを形成するための最小加工寸法（Siの
島の大きさ，ゲートの幅や長さ，コンタクトホール，配
線層の幅）及びこれらのマスク合わせのための予裕寸法
を意味する。
工ルールを周辺回路部分のTFTの、微細加工ルールより
小さく形成することにしたものである。ここで微細加工
ルールとは、TFTを形成するための最小加工寸法（Siの
島の大きさ，ゲートの幅や長さ，コンタクトホール，配
線層の幅）及びこれらのマスク合わせのための予裕寸法
を意味する。
更に、そのため製造プロセス中のホトリソグラフイ工
程において、加工ルールの大きい周辺回路部分は一括露
光，加工ルールの小さい画素部分は分割露光により微細
加工することにしたものである。
程において、加工ルールの大きい周辺回路部分は一括露
光，加工ルールの小さい画素部分は分割露光により微細
加工することにしたものである。
液晶表示装置用の周辺回路内蔵アクテイブマトリツク
スパネルにおいては、画素部分及び周辺回路部分の特徴
は次の点がある。
スパネルにおいては、画素部分及び周辺回路部分の特徴
は次の点がある。
（１）画素部分のTFTの寸法を小さくすると、開口率が
大きくでき鮮明な画像が得られる。高精細用の表示装置
ではこの傾向は益々強く望まれる。一方、周辺回路部分
はTFTの加工寸法の制約は少く、比較的大きな素子を用
いることができる。
大きくでき鮮明な画像が得られる。高精細用の表示装置
ではこの傾向は益々強く望まれる。一方、周辺回路部分
はTFTの加工寸法の制約は少く、比較的大きな素子を用
いることができる。
（２）後で述べた第１図（ｂ）（ｃ）に示すように画素
部分は同一パターンの二次元的繰返しであり、ホトリソ
グラフイの工程を一枚の基板につき複数回に分割してア
ライメントと露光をくり返すことにより微細加工ができ
る。一方、周辺回路部分では、引出し配線部等同一パタ
ーンの繰返しでない場合が多く、分割露光のたびにホト
マスクの変更が必要となり作業性が悪い。このため、基
板上の１パネル分の周辺回路領域は１回のアライメント
と露光による一括露光方式が望ましい。
部分は同一パターンの二次元的繰返しであり、ホトリソ
グラフイの工程を一枚の基板につき複数回に分割してア
ライメントと露光をくり返すことにより微細加工ができ
る。一方、周辺回路部分では、引出し配線部等同一パタ
ーンの繰返しでない場合が多く、分割露光のたびにホト
マスクの変更が必要となり作業性が悪い。このため、基
板上の１パネル分の周辺回路領域は１回のアライメント
と露光による一括露光方式が望ましい。
（３）TFTの特性上では、画素部分はTFTの寸法を小さく
することによりリーク電流（オフ電流）を低減でき鮮明
な画像が得られる。周辺回路部分はTFTの寸法を大きく
してソース・ドレイン間を高耐圧化し、駆動能力を大き
くすることができる。
することによりリーク電流（オフ電流）を低減でき鮮明
な画像が得られる。周辺回路部分はTFTの寸法を大きく
してソース・ドレイン間を高耐圧化し、駆動能力を大き
くすることができる。
（４）TFTパネル用の基板は一般に歪点約550〜650℃の
ガラス基板が用いられる。このガラス基板は製造工程中
の熱処理により変形する。特に湾曲と収縮の問題が大き
く、ガラス基板周辺部は寸法シフトが大きくなる。画素
部分はガラス基板の中央部に配置するため微細加工しや
すくTFTの寸法も小さくできるが、周辺回路部分はガラ
ス基板の周辺部に配置されるため、パターン合せ等のた
めにはTFTの加工寸法を大きくした方が容易に作成でき
る。
ガラス基板が用いられる。このガラス基板は製造工程中
の熱処理により変形する。特に湾曲と収縮の問題が大き
く、ガラス基板周辺部は寸法シフトが大きくなる。画素
部分はガラス基板の中央部に配置するため微細加工しや
すくTFTの寸法も小さくできるが、周辺回路部分はガラ
ス基板の周辺部に配置されるため、パターン合せ等のた
めにはTFTの加工寸法を大きくした方が容易に作成でき
る。
以下、本発明の実施例を図面を用いて詳細に説明す
る。
る。
実施例１ 第１図（ａ），（ｂ），（ｃ）及び（ｄ）は本発明の
一実施例の周辺回路を内蔵した液晶表示用TFT基板の平
面模式図一部分解斜視図、その平面パターン及びカラー
液晶表示装置の斜視断面図を示す。符号10はガラス基板
で、その品位は歪点645℃、大きさは60□×1.1tであ
る。符号11は各画素のスイツチ用のTFTをマトリツクス
状に配置した表示領域たる画素領域で横48mm,縦36mmで
あり、50μｍ□の個々の画素が横960ドツト，縦720ドツ
ト，合計69万個配置されている。この画素の中には最小
寸法３μｍの多結晶シリコンTFTが設置されている。TFT
はMOS構造でその加工寸法はゲート長10μm,ゲート幅３
μｍである。12及び13は画素用TFTを駆動するための表
示領域以外の領域である周辺回路領域で、約２万個の最
小寸法は６μｍの多結晶シリコンTFTが配置されてい
る。12は垂直シフトレジスタから成る走査線駆動回路、
13はサンプリングトランジスタ、分割マトリツクス及び
水平シフトレジスタから成る信号線駆動回路が構成され
ている。代表的TFTの加工寸法は負荷MOSのゲート長30μ
m,ゲート幅10μm,ドライバMOSのゲート長６μm,ゲート
幅50μｍである。
一実施例の周辺回路を内蔵した液晶表示用TFT基板の平
面模式図一部分解斜視図、その平面パターン及びカラー
液晶表示装置の斜視断面図を示す。符号10はガラス基板
で、その品位は歪点645℃、大きさは60□×1.1tであ
る。符号11は各画素のスイツチ用のTFTをマトリツクス
状に配置した表示領域たる画素領域で横48mm,縦36mmで
あり、50μｍ□の個々の画素が横960ドツト，縦720ドツ
ト，合計69万個配置されている。この画素の中には最小
寸法３μｍの多結晶シリコンTFTが設置されている。TFT
はMOS構造でその加工寸法はゲート長10μm,ゲート幅３
μｍである。12及び13は画素用TFTを駆動するための表
示領域以外の領域である周辺回路領域で、約２万個の最
小寸法は６μｍの多結晶シリコンTFTが配置されてい
る。12は垂直シフトレジスタから成る走査線駆動回路、
13はサンプリングトランジスタ、分割マトリツクス及び
水平シフトレジスタから成る信号線駆動回路が構成され
ている。代表的TFTの加工寸法は負荷MOSのゲート長30μ
m,ゲート幅10μm,ドライバMOSのゲート長６μm,ゲート
幅50μｍである。
なお、本実施例で形成されたアクテイブマトリクス基
板は第１図（ｄ）に示すようにカラー液晶表示装置とし
て用いられる。ガラス基板501上に、形成された信号電
極504と走査電極503とがマトリクス状に形成されたその
交差点近傍に薄膜トランジスタ502が形成され、透明電
極よりなる画素電極501を駆動する。電気光学材である
液晶層506を挟んで対向するガラス基板508上には透明電
極よりなる対向電極506およびカラーフイルタ507が形成
され、一対のガラス基板501,508を挟むように、偏光板5
05が設けられる。これによつて表示体となる画素が形成
される。光源からの光の透過を画素電極501部分で調節
することにより薄膜トランジスタ（TFT）駆動型のカラ
ー液晶表示装置が構成される。
板は第１図（ｄ）に示すようにカラー液晶表示装置とし
て用いられる。ガラス基板501上に、形成された信号電
極504と走査電極503とがマトリクス状に形成されたその
交差点近傍に薄膜トランジスタ502が形成され、透明電
極よりなる画素電極501を駆動する。電気光学材である
液晶層506を挟んで対向するガラス基板508上には透明電
極よりなる対向電極506およびカラーフイルタ507が形成
され、一対のガラス基板501,508を挟むように、偏光板5
05が設けられる。これによつて表示体となる画素が形成
される。光源からの光の透過を画素電極501部分で調節
することにより薄膜トランジスタ（TFT）駆動型のカラ
ー液晶表示装置が構成される。
第２図は上記TFTの断面模式図を示す。画素用TFT及び
周辺回路用TFTも平面寸法（パターン）が異なるのみで
全く同じプロセスで作成される。
周辺回路用TFTも平面寸法（パターン）が異なるのみで
全く同じプロセスで作成される。
ガラス基板20の表面に、膜厚60nmの多結晶シリコン膜
21を基板温度550℃の減圧CVD方で形成し、更に600℃,20
時間窒素雰囲気中でアニークした後、ホトリソグラフイ
によりパターニングした。このパターニングサイズは前
述の様に画素用TFTと周辺回路用TFTでは異なる。次に膜
厚120nmのゲート絶縁膜としてのシリコン酸化膜22及び
膜厚200nmのゲート電極としての多結晶シリコン膜23を
堆積させ、ホトリソグラフイによりパターニングした。
このパターンサイズは前述の寸法で、画素用TFT部は周
辺回路用TFT部に比べて最小加工寸法が小さい。その
後、今日広く用いられているセルフアライン法によるリ
ンのイオン打込み・アニールにより、ソース領域24,ド
レイン領域25を形成した。その後、ITOの透明電極及び
アルミニウム配線層を形成した。
21を基板温度550℃の減圧CVD方で形成し、更に600℃,20
時間窒素雰囲気中でアニークした後、ホトリソグラフイ
によりパターニングした。このパターニングサイズは前
述の様に画素用TFTと周辺回路用TFTでは異なる。次に膜
厚120nmのゲート絶縁膜としてのシリコン酸化膜22及び
膜厚200nmのゲート電極としての多結晶シリコン膜23を
堆積させ、ホトリソグラフイによりパターニングした。
このパターンサイズは前述の寸法で、画素用TFT部は周
辺回路用TFT部に比べて最小加工寸法が小さい。その
後、今日広く用いられているセルフアライン法によるリ
ンのイオン打込み・アニールにより、ソース領域24,ド
レイン領域25を形成した。その後、ITOの透明電極及び
アルミニウム配線層を形成した。
表１は上記方法により形成したTFTの特性を示す。１
基板内５点,3基板の測定の平均値を示す。画素部のTFT
の特徴は、オフ電流が小さいことであり、これはTFTの
微細加工によるものである。一方、周辺回路部のTFTの
特徴は、ソース・ドレイン間の耐圧が高く、またキヤリ
ア移動度が大きいことであり、これはTFTの寸法が大き
くて多結晶シリコン膜の局所的なブレークダウンやパン
チスルーが防止できるため及び多結晶シリコン層表面で
のキヤリア移動度のロスが低減されるためである。耐圧
としては、画素部用TFTは約10〜20V、周辺駆動回路TFT
は約30V以上が望ましい。
基板内５点,3基板の測定の平均値を示す。画素部のTFT
の特徴は、オフ電流が小さいことであり、これはTFTの
微細加工によるものである。一方、周辺回路部のTFTの
特徴は、ソース・ドレイン間の耐圧が高く、またキヤリ
ア移動度が大きいことであり、これはTFTの寸法が大き
くて多結晶シリコン膜の局所的なブレークダウンやパン
チスルーが防止できるため及び多結晶シリコン層表面で
のキヤリア移動度のロスが低減されるためである。耐圧
としては、画素部用TFTは約10〜20V、周辺駆動回路TFT
は約30V以上が望ましい。
実施例２ 次に画面サイズ14″（通称サイズ、正確には268.8mm
×187.2mm,対角12.9″）の大画面液晶表示装置に適用し
た例を第３図を用いて説明する。
×187.2mm,対角12.9″）の大画面液晶表示装置に適用し
た例を第３図を用いて説明する。
大きさ300×235mm2のガラス基板30を用いて、実施例
１と同様に周辺回路内蔵TFTパネルを形成した。ただ
し、一画素の大きさは240 ×80μm2，画素数は1120×780であり、画素部31のTFTの
寸法はゲート長50μm,ゲート幅８μm,周辺回路部32のTF
Tの寸法はゲート長50μm,ゲート幅50μｍであり、最小
配線幅は両者とも10μｍであり、画素の開口率は60.5％
である。
１と同様に周辺回路内蔵TFTパネルを形成した。ただ
し、一画素の大きさは240 ×80μm2，画素数は1120×780であり、画素部31のTFTの
寸法はゲート長50μm,ゲート幅８μm,周辺回路部32のTF
Tの寸法はゲート長50μm,ゲート幅50μｍであり、最小
配線幅は両者とも10μｍであり、画素の開口率は60.5％
である。
製造プロセスは上記実施例１と同様であるが、ホトリ
ソグラフイにおいては第３図に示す様に、周辺回路部32
（走査線駆動回路と信号線駆動回路）は一括露光，画素
部31は12回の分割露光とした。即ち、まず一括露光で走
査線駆動回路と信号線駆動回路を露光し、次に５″ホト
マスクを用いて画素部31を点線で示した12区画に分けて
分割露光した。この時、分割露光領域の境界での走査線
及び信号線の断線を防止するため第４図に示す様に次の
方法による。まず、ホトレジストはネガタイプを用い、
分割露光のエリアを配線幅Ｗと同じ10μｍ（第４図中
（ａ））以上重複して露光した。この結果、第１の分割
露光における紫外線照射部分（ハツチング部ｂ）及び第
２の分割露光における紫外線照射部分（ハツチング部
ｃ）の少くとも一回紫外線照射された部分はホトレジス
トを残存させることができ、配線の断線を防止できる。
なお、二重に紫外線照射を受けた部分は、通常の一回紫
外線照射を受けた部分によつてほぼ囲まれており、パタ
ーン精度に悪影響を及ぼすことはない。これにより、分
割露光領域の境界における接続パターンの形状に特別な
配慮をすることなく良好な配線接続が可能となつた。
ソグラフイにおいては第３図に示す様に、周辺回路部32
（走査線駆動回路と信号線駆動回路）は一括露光，画素
部31は12回の分割露光とした。即ち、まず一括露光で走
査線駆動回路と信号線駆動回路を露光し、次に５″ホト
マスクを用いて画素部31を点線で示した12区画に分けて
分割露光した。この時、分割露光領域の境界での走査線
及び信号線の断線を防止するため第４図に示す様に次の
方法による。まず、ホトレジストはネガタイプを用い、
分割露光のエリアを配線幅Ｗと同じ10μｍ（第４図中
（ａ））以上重複して露光した。この結果、第１の分割
露光における紫外線照射部分（ハツチング部ｂ）及び第
２の分割露光における紫外線照射部分（ハツチング部
ｃ）の少くとも一回紫外線照射された部分はホトレジス
トを残存させることができ、配線の断線を防止できる。
なお、二重に紫外線照射を受けた部分は、通常の一回紫
外線照射を受けた部分によつてほぼ囲まれており、パタ
ーン精度に悪影響を及ぼすことはない。これにより、分
割露光領域の境界における接続パターンの形状に特別な
配慮をすることなく良好な配線接続が可能となつた。
本方式により大画面基板にも高精度のパターン形成が
可能となつた。
可能となつた。
実施例２において、TFTパネルの歩留り向上法として
画素分割を試みた。また更にTFT特性の向上、特にオフ
電流低減のためゲート分割構造（マルチゲート構造）の
TFTを採用した。
画素分割を試みた。また更にTFT特性の向上、特にオフ
電流低減のためゲート分割構造（マルチゲート構造）の
TFTを採用した。
第５図は画素分割の平面パターンを示す。製法は実施
例２と同様であるが、１画素50を走査線51で上下２つの
領域に分け、それぞれの領域に１つずつ計２つのTFT52
a,52bを設置した。これにより、１つのTFTが破損しても
１画素の1/2の面積はON/OFF動作し、欠陥を目立ち難く
したものである。また、TFT52a,52bの構造もゲート電極
53a,53bを８μピツチで３分割した。なお、54は両TFT52
a,52bに共通の信号線、55aと55bはTFTのソース領域に接
続された透明電極（ITO）を示す。この構造では、１画
素50の開口率は49.7％が得られており、実用的には充分
な輝度が得られる。またゲート分割構造（マルチデータ
電極構造）により、オフ電流は半減させることができ、
液晶表示装置としての画面内の輝度の変化が小さく高品
位の画像が得られる。
例２と同様であるが、１画素50を走査線51で上下２つの
領域に分け、それぞれの領域に１つずつ計２つのTFT52
a,52bを設置した。これにより、１つのTFTが破損しても
１画素の1/2の面積はON/OFF動作し、欠陥を目立ち難く
したものである。また、TFT52a,52bの構造もゲート電極
53a,53bを８μピツチで３分割した。なお、54は両TFT52
a,52bに共通の信号線、55aと55bはTFTのソース領域に接
続された透明電極（ITO）を示す。この構造では、１画
素50の開口率は49.7％が得られており、実用的には充分
な輝度が得られる。またゲート分割構造（マルチデータ
電極構造）により、オフ電流は半減させることができ、
液晶表示装置としての画面内の輝度の変化が小さく高品
位の画像が得られる。
本発明は、液晶表示装置における画素部と周辺回路の
TFTのみならず、駆動回路内蔵の各種センサ、例えば、
イメージセンサ，シリコン単結晶のピエゾ抵抗効果を利
用した圧力センサ，感熱記録用ヘツド等にも適用でき
る。
TFTのみならず、駆動回路内蔵の各種センサ、例えば、
イメージセンサ，シリコン単結晶のピエゾ抵抗効果を利
用した圧力センサ，感熱記録用ヘツド等にも適用でき
る。
また、第６図及び第７図はTFT−LCDの画素部及び周辺
回路部のパターンサイズの異なりを示すホトマスク平面
パターン図である。
回路部のパターンサイズの異なりを示すホトマスク平面
パターン図である。
Si島の大きさ及びAl配線の幅が画素部と周辺回路部で
異なることが明確になつていることが判る。
異なることが明確になつていることが判る。
すなわち、第６図は、第１図（ｃ）に示す領域Ａのパ
ターンを示し、第７図は、第１図（ｃ）に示す領域Ｂの
パターンを示す。
ターンを示し、第７図は、第１図（ｃ）に示す領域Ｂの
パターンを示す。
本発明の特徴のいくつかを列挙すると、 1.液晶表示装置用の周辺駆動回路を同一基板上に内蔵し
たアクテイブマトリツクスパネルにおいて、画素部分の
トランジスタの加工寸法を周辺駆動回路部分のそれより
小さくしたこと。
たアクテイブマトリツクスパネルにおいて、画素部分の
トランジスタの加工寸法を周辺駆動回路部分のそれより
小さくしたこと。
2.液晶表示装置用の周辺駆動回路を同一基板上に内蔵し
たアクテイブマトリツクスパネルにおいて、周辺駆動回
路部分のトランジスタの耐圧を画素部分のそれより大き
くしたこと。
たアクテイブマトリツクスパネルにおいて、周辺駆動回
路部分のトランジスタの耐圧を画素部分のそれより大き
くしたこと。
3.液晶表示装置用の周辺駆動回路を同一基板上に内蔵し
たアクテイブマトリツクスパネルにおいて、画素部分の
トランジスタのリーク電流を周辺駆動回路部分のそれよ
り小さくした。
たアクテイブマトリツクスパネルにおいて、画素部分の
トランジスタのリーク電流を周辺駆動回路部分のそれよ
り小さくした。
4.薄膜トランジスタは多結晶シリコンを主体とするこ
と。
と。
5.薄膜トランジスタパネルの製造方法において、周辺駆
動回路部分は一括露光方式，画素部分は分割露光方式と
すること。
動回路部分は一括露光方式，画素部分は分割露光方式と
すること。
6.分割露光の境界附近の配線の連結は、ネガ型ホトレジ
ストを用い配線幅以上の寸法を重ねて露光すること。
ストを用い配線幅以上の寸法を重ねて露光すること。
7.薄膜トランジスタパネルを用いて液晶表示装置を形成
すること。
すること。
本発明によれば、液晶表示用TFTアクテイブマトリツ
クスパネルの周辺回路部と画素部をそれぞれ適切な構成
に製造プロセスの工程数を増やすことなく形成できる。
このため、高精細パネルの形成，大画面パネルの高精度
形成、冗長システムの適用による歩留り向上が達成でき
る。
クスパネルの周辺回路部と画素部をそれぞれ適切な構成
に製造プロセスの工程数を増やすことなく形成できる。
このため、高精細パネルの形成，大画面パネルの高精度
形成、冗長システムの適用による歩留り向上が達成でき
る。
すなわち、LCD用TFTでは一枚の基板に１つの欠陥があ
ると原則としては不合格となる。
ると原則としては不合格となる。
LSIではSiウエハを小さくペレタイズするため１ウエ
ハ内に欠陥があつてもそのペレツトのみ不良となり他の
ペレツトは良品とすることができる。
ハ内に欠陥があつてもそのペレツトのみ不良となり他の
ペレツトは良品とすることができる。
このため １）欠陥を防止する方法 ２）欠陥があつても動作する方法，冗長方式が検討され
ている。
ている。
冗長方式（システム）の例としては ａ）１画素に複数個のTFTを作成し、１つが欠陥でも他
が動作して正常な画像を示す。
が動作して正常な画像を示す。
ｂ）配線の断線が生じても二重配線することにより正常
動作させる。
動作させる。
ｃ）ゲート電極とドレイン電極がシヨートすると十文字
の欠陥（縦，横１列の画素が全てだめになる）が発生す
るが、ゲートラインとゲート電極の間に適切な抵抗値を
挿入することにより点欠陥（１画素のみ）にできる。
の欠陥（縦，横１列の画素が全てだめになる）が発生す
るが、ゲートラインとゲート電極の間に適切な抵抗値を
挿入することにより点欠陥（１画素のみ）にできる。
などがある。
本発明では特に新規な冗長アイデアはないが、パター
ン精度を区別することで上記の冗長アイデアが取り入れ
やすくなる。
ン精度を区別することで上記の冗長アイデアが取り入れ
やすくなる。
明細書中の用語について、補足説明すると、 加工寸法とは、TFT用のSi島の大きさ（ゲート幅，ゲ
ート長さ），配線層の幅などの微細加工の大きさ第２図
24の幅，第４図b,cの幅。
ート長さ），配線層の幅などの微細加工の大きさ第２図
24の幅，第４図b,cの幅。
耐圧とは、MOS構造のTFTのソース・ドレイン間の耐圧
（耐圧を決める要因は、Si島の大きさ（ゲート長），厚
み，不純物濃度等である）である。
（耐圧を決める要因は、Si島の大きさ（ゲート長），厚
み，不純物濃度等である）である。
同一基板とは、TFT工程の最初のスタート材料である
ガラス基板LSI工程のSiウエハに相当する。
ガラス基板LSI工程のSiウエハに相当する。
別の基板を隣接したり、貼合せる場合は、個々の基板
に別々のプロセスでTFTを作成することが可能である。
に別々のプロセスでTFTを作成することが可能である。
リーク電流とは、TFTのオフ電流（ゲート電圧（ｎチ
ヤンネルでは負バイアス）印加時のソース・ドレイン間
電流）を言う。
ヤンネルでは負バイアス）印加時のソース・ドレイン間
電流）を言う。
一括露光，分割露光とは、元来は一枚の基板全面を一
枚のホトマスクを用いて一回のアライメントと露光で実
施する方法が一括露光方式であり、基板全面を複数回の
アライメント露光に分けて実施する方法が分割露光であ
る。
枚のホトマスクを用いて一回のアライメントと露光で実
施する方法が一括露光方式であり、基板全面を複数回の
アライメント露光に分けて実施する方法が分割露光であ
る。
ここでは、周辺回路領域は一回のアライメントと露光
で、画素領域は複数回のアライメントと露光に分けて実
施する方法をいう。
で、画素領域は複数回のアライメントと露光に分けて実
施する方法をいう。
配線幅とは、走査用バスライン及び信号用バスライン
をいう。
をいう。
本発明によれば、優れた特性を有する表示装置を提供
することができる。
することができる。
【図面の簡単な説明】 第１図（ａ）（ｃ）は本発明の一実施例を説明するため
のTFTパネルの平面模式図、第１図（ｂ）（ｄ）は、液
晶表示装置の断面斜視図、第２図は本発明の実施例のTF
T構造を示す断面模式図、第３図及び第４図は本発明の
他の実施例のTFTパネルの平面模式図及びその局所拡大
図、第５図は本発明の他の実施例を示す液晶表示装置の
画素部の平面模式図、第６図及び第７図は、基板上に形
成されたパターン説明するための平面図である。 10,30……基板、11,31……画素領域、32……周辺回路領
域、50……画素。
のTFTパネルの平面模式図、第１図（ｂ）（ｄ）は、液
晶表示装置の断面斜視図、第２図は本発明の実施例のTF
T構造を示す断面模式図、第３図及び第４図は本発明の
他の実施例のTFTパネルの平面模式図及びその局所拡大
図、第５図は本発明の他の実施例を示す液晶表示装置の
画素部の平面模式図、第６図及び第７図は、基板上に形
成されたパターン説明するための平面図である。 10,30……基板、11,31……画素領域、32……周辺回路領
域、50……画素。
Claims (7)
- 【請求項１】同一基板上に表示領域と、この表示領域を
駆動するための周辺回路領域とを有する表示装置であっ
て、 上記表示領域はマトリクス状に配置された複数の第１の
半導体素子を有し、 上記周辺回路領域は複数の第２の半導体素子を有し、 上記第１の半導体素子の最小加工寸法は上記第２の半導
体素子の最小加工寸法より小さいことを特徴とする表示
装置。 - 【請求項２】同一基板上に表示領域と、この表示領域を
駆動するための周辺回路領域とを有する表示装置であっ
て、 上記表示領域はマトリクス状に配置された複数の第１の
半導体素子を有し、 上記周辺回路領域は複数の第２の半導体素子を有し、 上記第１の半導体素子の耐圧は上記第２の半導体素子の
耐圧より小さいことを特徴とする表示装置。 - 【請求項３】同一基板上に表示領域と、この表示領域を
駆動するための周辺回路領域とを有する表示装置であっ
て、 上記表示領域はマトリクス状に配置された複数の第１の
半導体素子を有し、 上記周辺回路領域は複数の第２の半導体素子を有し、 上記第１の半導体素子のリーク電流は上記第２の半導体
素子のリーク電流より小さいことを特徴とする表示装
置。 - 【請求項４】請求項１、２又は３において、上記表示領
域及び周辺回路領域に形成される上記第１及び第２の半
導体素子は同一平面層に形成されていることを特徴とす
る表示装置。 - 【請求項５】請求項１、２、３又は４において、上記第
１及び第２の半導体素子は薄膜トランジスタであること
を特徴とする表示装置。 - 【請求項６】請求項１、２、３又は４において、上記表
示領域に形成される第２の半導体素子は多結晶シリコン
を能動層とする薄膜トランジスであることを特徴とする
表示装置。 - 【請求項７】請求項１、２、３、４、５又は６におい
て、上記表示領域上には液晶層が形成されていることを
特徴とする表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5637290A JPH0827466B2 (ja) | 1990-03-09 | 1990-03-09 | 表示装置 |
| US07/986,893 US5247375A (en) | 1990-03-09 | 1992-12-08 | Display device, manufacturing method thereof and display panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5637290A JPH0827466B2 (ja) | 1990-03-09 | 1990-03-09 | 表示装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9824295A Division JP2934588B2 (ja) | 1995-04-24 | 1995-04-24 | 表示装置 |
| JP6770897A Division JP2937161B2 (ja) | 1997-03-21 | 1997-03-21 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03259123A JPH03259123A (ja) | 1991-11-19 |
| JPH0827466B2 true JPH0827466B2 (ja) | 1996-03-21 |
Family
ID=13025426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5637290A Expired - Lifetime JPH0827466B2 (ja) | 1990-03-09 | 1990-03-09 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827466B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2784615B2 (ja) | 1991-10-16 | 1998-08-06 | 株式会社半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
| US7253440B1 (en) | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
| US6759680B1 (en) | 1991-10-16 | 2004-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device having thin film transistors |
| US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
| JP2677167B2 (ja) * | 1993-07-08 | 1997-11-17 | 日本電気株式会社 | 駆動回路内蔵型液晶表示装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010676A (ja) * | 1983-06-30 | 1985-01-19 | Hitachi Ltd | 薄膜半導体装置 |
| JPS617871A (ja) * | 1984-06-21 | 1986-01-14 | 三菱電機株式会社 | マトリクス型表示装置 |
| JPH061313B2 (ja) * | 1985-02-06 | 1994-01-05 | シャープ株式会社 | 液晶表示装置 |
-
1990
- 1990-03-09 JP JP5637290A patent/JPH0827466B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03259123A (ja) | 1991-11-19 |
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