JPH0433067B2 - - Google Patents
Info
- Publication number
- JPH0433067B2 JPH0433067B2 JP60053814A JP5381485A JPH0433067B2 JP H0433067 B2 JPH0433067 B2 JP H0433067B2 JP 60053814 A JP60053814 A JP 60053814A JP 5381485 A JP5381485 A JP 5381485A JP H0433067 B2 JPH0433067 B2 JP H0433067B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- wait
- signal
- data
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はCPU間データ伝送方式、詳しくは複
数のCPUを搭載してなるボタン電話装置等のシ
ステムにおけるCPU間のデータ伝送方式に関す
る。
数のCPUを搭載してなるボタン電話装置等のシ
ステムにおけるCPU間のデータ伝送方式に関す
る。
（発明の概要）
本発明は１つのメインCPUと複数のサブCPU
間のデータ伝送をメインCPU側のライト／リー
ドにより行うと共に、CPUのウエイト（待機）
機能を利用し、メインCPUから送出したデータ
がサブCPUにおいて入力が完了するまでウエイ
ト状態にしデータを保持し、また、サブCPUか
らメインCPUにデータを送る際にはデータの送
出が完了するまでウエイト状態としてその後に読
み込みを行うCPU間のデータ伝送方式において、
サブCPU側より所定のウエイト・クリア信号が
与えられなかつた場合における対策を講じたもの
である。
間のデータ伝送をメインCPU側のライト／リー
ドにより行うと共に、CPUのウエイト（待機）
機能を利用し、メインCPUから送出したデータ
がサブCPUにおいて入力が完了するまでウエイ
ト状態にしデータを保持し、また、サブCPUか
らメインCPUにデータを送る際にはデータの送
出が完了するまでウエイト状態としてその後に読
み込みを行うCPU間のデータ伝送方式において、
サブCPU側より所定のウエイト・クリア信号が
与えられなかつた場合における対策を講じたもの
である。
（従来の技術）
ボタン電話装置等においては、多くの信号処理
を短時間に行わなければならないため、ハード構
成を機能毎に複数のボードに分割し、夫々に
CPUを搭載する構成をとつている。
を短時間に行わなければならないため、ハード構
成を機能毎に複数のボードに分割し、夫々に
CPUを搭載する構成をとつている。
第３図は上記の如く複数のCPUを備えたシス
テムにおいて各CPU相互間のデータ伝送を行う
ための従来例を示したものである。図において、
１はメインCPU CPUMが搭載されたボード、２
〜ＮはサブCPU CPUSが搭載されたボードであ
り、ボード１を中心としてボード２〜Ｎがデー
タ・バスDATA，CPUセレクト線SELECT、ウ
エイト・クリア線を介して放射状に結線
されている。メインCPU CPUMの搭載されるボ
ード１において、メインCPU CPUMのデータ端
子は双方向バツフアBUF1を介してデータ・バス
DATAに接続されており、アドレス端子はアド
レス・デコーダDECに接続されてCPUセレクト
信号SELECTを発生するようになつている。
テムにおいて各CPU相互間のデータ伝送を行う
ための従来例を示したものである。図において、
１はメインCPU CPUMが搭載されたボード、２
〜ＮはサブCPU CPUSが搭載されたボードであ
り、ボード１を中心としてボード２〜Ｎがデー
タ・バスDATA，CPUセレクト線SELECT、ウ
エイト・クリア線を介して放射状に結線
されている。メインCPU CPUMの搭載されるボ
ード１において、メインCPU CPUMのデータ端
子は双方向バツフアBUF1を介してデータ・バス
DATAに接続されており、アドレス端子はアド
レス・デコーダDECに接続されてCPUセレクト
信号SELECTを発生するようになつている。
ここで、アドレス・デコーダDECはサブCPU
CPUS毎に割り振られたアドレスがメインCPU
CPUMから出力された際に、該当するサブCPU
CPUSへ与えられているCPUセレクト信号
SELECTをアクテイブにするものである。
CPUS毎に割り振られたアドレスがメインCPU
CPUMから出力された際に、該当するサブCPU
CPUSへ与えられているCPUセレクト信号
SELECTをアクテイブにするものである。
また、はウエイト・セツト信号であり、
アドレス・デコーダDECの出力のいずれかが出
た際、すなわちサブCPU CPUSのいずれかがセ
レクトされた際に出力されるものである。そし
て、このウエイト・セツト信号はラツチ回
路１ａのラツチLATのデータ入力端子に加えら
れ、このラツチ回路路１ａの出力、すなわちウエ
イト信号がメインCPU CPUMのウエイト
端子に印加されるようになつている。
アドレス・デコーダDECの出力のいずれかが出
た際、すなわちサブCPU CPUSのいずれかがセ
レクトされた際に出力されるものである。そし
て、このウエイト・セツト信号はラツチ回
路１ａのラツチLATのデータ入力端子に加えら
れ、このラツチ回路路１ａの出力、すなわちウエ
イト信号がメインCPU CPUMのウエイト
端子に印加されるようになつている。
なお、図中のS1は双方向バツフアBUF1の信号
伝送方向をデータの送信、受信に応じて切り替え
るための信号であり、S2は信号の通過を許可する
信号である。
伝送方向をデータの送信、受信に応じて切り替え
るための信号であり、S2は信号の通過を許可する
信号である。
一方、サブCPU CPUSの搭載されるボード２
〜Ｎにおいては、データ・バスDATAに双方向
バツフアBUF3を介してサブCPU CPUSのデータ
入出ポートが接続され、双方向バツフアBUF3お
よびサブCPU CPUSにはCPUセレクト信号
SELECTが与えられている。
〜Ｎにおいては、データ・バスDATAに双方向
バツフアBUF3を介してサブCPU CPUSのデータ
入出ポートが接続され、双方向バツフアBUF3お
よびサブCPU CPUSにはCPUセレクト信号
SELECTが与えられている。
また、サブCPU CPUSの出力ポートS4の出力
とCPUセレクト信号SELECTはオア・ゲート
（負論理のアンド・ゲート）Ｇの両入力端子に加
えられ、このゲートＧの出力がウエイト・クリア
信号となつている。
とCPUセレクト信号SELECTはオア・ゲート
（負論理のアンド・ゲート）Ｇの両入力端子に加
えられ、このゲートＧの出力がウエイト・クリア
信号となつている。
このゲートＧは、セレクトされていないサブ
CPUからの信号が誤つて与えられないようにす
るためであり、CPUセレクト信号SELECTと信
号S4とを負論理的にアンドをとり、ウエイト・ク
リア信号としている。なお、図中のS3は
双方向バツフアBUF3の信号伝送方向をデータの
送信、受信に応じて切り替えるための信号であ
る。
CPUからの信号が誤つて与えられないようにす
るためであり、CPUセレクト信号SELECTと信
号S4とを負論理的にアンドをとり、ウエイト・ク
リア信号としている。なお、図中のS3は
双方向バツフアBUF3の信号伝送方向をデータの
送信、受信に応じて切り替えるための信号であ
る。
しかして、データ伝送の動作は次の如く行われ
るものである。
るものである。
〔メインCPU CPUMからサブCPU CPUSへのデ
ータ伝送の場合〕 メインCPU CPUMがサブCPU CPUSのアド
レスを指定してライトを行い、データ・バス
DATAにデータを送出し、該当するサブCPU
CPUSにCPUセレクト信号SELECTを与える。
これと同時にラツチ回路１ａを介してメイン
CPU CPUMにはウエイト信号が加わり、
メインCPU CPUMはライトを行つた状態を保
持して動作が停止する。
ータ伝送の場合〕 メインCPU CPUMがサブCPU CPUSのアド
レスを指定してライトを行い、データ・バス
DATAにデータを送出し、該当するサブCPU
CPUSにCPUセレクト信号SELECTを与える。
これと同時にラツチ回路１ａを介してメイン
CPU CPUMにはウエイト信号が加わり、
メインCPU CPUMはライトを行つた状態を保
持して動作が停止する。
サブCPU CPUSはCPUセレクト信号
SELECTが与えられると双方向バツフアBUF3
を介してデータ・バスDATAの内容を読み込
む。
SELECTが与えられると双方向バツフアBUF3
を介してデータ・バスDATAの内容を読み込
む。
サブCPU CPUSはデータの読み込みが完了
すると出力ポートS4からその旨の信号を送出
し、ゲートＧを介してラツチ回路１ａにウエイ
ト・クリア信号を与える。
すると出力ポートS4からその旨の信号を送出
し、ゲートＧを介してラツチ回路１ａにウエイ
ト・クリア信号を与える。
ウエイトがクリアされるとメインCPU
CPUMは動作が再開され、所定のクロツク・サ
イクルが完了するとライト動作を終了する。
CPUMは動作が再開され、所定のクロツク・サ
イクルが完了するとライト動作を終了する。
〔サブCPU CPUSからメインCPU CPUMへのデ
ータ伝送の場合〕 事前にメインCPU CPUMかららサブCPU
CPUSへのデータ伝送においてコマンドを送つ
ておき、サブCPU CPUSからデータを送出す
るように指令しておく。
ータ伝送の場合〕 事前にメインCPU CPUMかららサブCPU
CPUSへのデータ伝送においてコマンドを送つ
ておき、サブCPU CPUSからデータを送出す
るように指令しておく。
メインCPU CPUMはリードを行い、同時に
ウエイトがかかつて停止する。
ウエイトがかかつて停止する。
サブCPU CPUSは事前に与えられたコマン
ドに従い、CPUセレクト信号SELECTが与え
られると双方向バツフアBUF3を介してデータ
をデータ・バスDATAに送出し、同時に出力
ポートS4から信号を送出してウエイト・クリア
信号を出す。
ドに従い、CPUセレクト信号SELECTが与え
られると双方向バツフアBUF3を介してデータ
をデータ・バスDATAに送出し、同時に出力
ポートS4から信号を送出してウエイト・クリア
信号を出す。
メインCPU CPUMはウエイトが解除されて
動作が再開され、データの読み込みを行う。
動作が再開され、データの読み込みを行う。
第４図は上記の動作における各部の波形を示し
たものであり、DATAはデータ・バスの状態、
SETはアドレス・デコーダDECから与えられる
ウエイト・セツト信号、はメインCPU
CPUMに与えられるウエイト信号、はウ
エイト・クリア信号である。なお、信号は負論理
で示してある。
たものであり、DATAはデータ・バスの状態、
SETはアドレス・デコーダDECから与えられる
ウエイト・セツト信号、はメインCPU
CPUMに与えられるウエイト信号、はウ
エイト・クリア信号である。なお、信号は負論理
で示してある。
（発明が解決しようとする問題点）
従来のデータ伝送は上記の如く行われるもので
あるが、次のような欠点があつた。すなわち、上
記の動作はサブCPU CPUS側からウエイト・ク
リア信号が正確に与えられれば問題はな
いが、実際の装置においてはウエイト・クリア信
号が戻つてこない事態が考えられる。例
えば、CPUセレクト信号SELECTを発生するア
ドレス・デコーダDECは、システムの拡張、変
更等を考慮に入れて現に実装されているボードお
よびサブCPU CPUSの数よりも多く収容できる
ように設計されているため、制御プログムの関係
で実装されていないボードに対してデータ伝送を
行うことも考えられる。
あるが、次のような欠点があつた。すなわち、上
記の動作はサブCPU CPUS側からウエイト・ク
リア信号が正確に与えられれば問題はな
いが、実際の装置においてはウエイト・クリア信
号が戻つてこない事態が考えられる。例
えば、CPUセレクト信号SELECTを発生するア
ドレス・デコーダDECは、システムの拡張、変
更等を考慮に入れて現に実装されているボードお
よびサブCPU CPUSの数よりも多く収容できる
ように設計されているため、制御プログムの関係
で実装されていないボードに対してデータ伝送を
行うことも考えられる。
また、回路の故障等により一部のユニツトだけ
が正常に動作しない場合にも同様のことが起こり
得る。
が正常に動作しない場合にも同様のことが起こり
得る。
しかして、この場合、メインCPU CPUMは回
路が正常に働いている限り、永久に持ち続けるこ
とになり、他の動作を行えないという結果とな
る。
路が正常に働いている限り、永久に持ち続けるこ
とになり、他の動作を行えないという結果とな
る。
本発明は上記の点に鑑み提案されたものであ
り、その目的とするところは、サブCPU CPUS
側からウエイト・クリア信号が正確に与
えられず、実際の装置においてウエイト・クリア
信号が戻つてこない場合でも、一定時間
が経過すればウエイトを解除するようにした
CPU間データ伝送方式を提供することにある。
り、その目的とするところは、サブCPU CPUS
側からウエイト・クリア信号が正確に与
えられず、実際の装置においてウエイト・クリア
信号が戻つてこない場合でも、一定時間
が経過すればウエイトを解除するようにした
CPU間データ伝送方式を提供することにある。
（問題点を解決するための手段）
以下、本発明の一実施例を図面に沿つて説明す
る。
る。
第１図は第３図におけるラツチ回路１ａに新た
な機能を付加したものである。よつて、図に同一
符号で示した端子もしくは信号は第３図のものに
対応している。
な機能を付加したものである。よつて、図に同一
符号で示した端子もしくは信号は第３図のものに
対応している。
第１図において、ウエイト・セツト信号
はラツチLAT3のデータ入力端子とワンシヨツ
ト・マルチOMのトリガ端子に共通に与えられる
ようになつており、サブCPU側から与えられる
ウエイト・クリア信号はラツチLAT3お
よびワンシヨツト・マルチOMのクリア端子に共
通に与えられている。
はラツチLAT3のデータ入力端子とワンシヨツ
ト・マルチOMのトリガ端子に共通に与えられる
ようになつており、サブCPU側から与えられる
ウエイト・クリア信号はラツチLAT3お
よびワンシヨツト・マルチOMのクリア端子に共
通に与えられている。
なお、ワンシヨツト・マルチOMはトリガ信号
が与えられると同時に出力が変化（ここではハイ
レベルに変化）し、抵抗Ｒ、コンデンサＣにより
設定される時間が経過すると元の状態（ローレベ
ル）に復帰するものである。
が与えられると同時に出力が変化（ここではハイ
レベルに変化）し、抵抗Ｒ、コンデンサＣにより
設定される時間が経過すると元の状態（ローレベ
ル）に復帰するものである。
次いで、ラツチLAT3の出力とワンシヨツト・
マルチOMの出力はナンド・ゲートG1の両入力端
子に加えられ、このゲートG1の出力がウエイト
信号として取り出されている。
マルチOMの出力はナンド・ゲートG1の両入力端
子に加えられ、このゲートG1の出力がウエイト
信号として取り出されている。
第２図は各部の信号波形を示したものである。
実装されていないサブCPUに対しデータ伝送を
行つた場合等においてはウエイト・クリア信号
CLEARはハイレベルのままでるが、ウエイト・
セツトと同時にワンシヨツト・マルチOMの時計
がスタートし、所定の時間が経過するとゲート
G1に与えられる信号4をローレベルに落
とし、強制的にウエイト信号を消滅せし
める。
実装されていないサブCPUに対しデータ伝送を
行つた場合等においてはウエイト・クリア信号
CLEARはハイレベルのままでるが、ウエイト・
セツトと同時にワンシヨツト・マルチOMの時計
がスタートし、所定の時間が経過するとゲート
G1に与えられる信号4をローレベルに落
とし、強制的にウエイト信号を消滅せし
める。
また、正常にウエイト・クリア信号が
与えられた時にはラツチLAT3およびワンシヨン
ト・マルチOMがクリアされるので、前述したと
同様の動作となる。
与えられた時にはラツチLAT3およびワンシヨン
ト・マルチOMがクリアされるので、前述したと
同様の動作となる。
なお、ラツチLAT3の出力信号3は正常
なウエイト・クリア信号CLEARが与えられた後
はローベルとなり、ワンシヨツト・マルチOMに
より強制的にウエイト・クリアが行われた場合は
ハイレベルとなつているので、データ伝送の後に
ラツチLAT3の出力3を確認することによ
り、データ伝送が有効に行われたのかどうかを判
断することできる。
なウエイト・クリア信号CLEARが与えられた後
はローベルとなり、ワンシヨツト・マルチOMに
より強制的にウエイト・クリアが行われた場合は
ハイレベルとなつているので、データ伝送の後に
ラツチLAT3の出力3を確認することによ
り、データ伝送が有効に行われたのかどうかを判
断することできる。
（発明の効果〕
以上のように、本発明にあつては、１つのメイ
ンCPUと、複数のサブCPUと、各CPU間を接続
するデータ・バスと、メインCPUから個々のサ
ブCPUに接続されるCPUセレクト線と、メイン
CPUがサブCPUに対しライト／リードを行う際
にメインCPU自身にウエイト信号を与えるラツ
チ回路と、サブCPUの入出力の完を示すと共に
メインCPUのウエイトを解除するウエイト・ク
リア信号を前記のラツチ回路に与えるウエイト・
クリア線とを備え、メインCPUからのリード／
ラライトによりデータおよびコマンドの伝送を行
うようにしたCPU間データ伝送方式において、
メインCPUのライト／リードの開始から一定時
間してウエイト・クリア信号が与えられない場
合、独自にウエイト・クリア信号を発生してウエ
イを解除するようにしたので、 実際に存在しないサブCPUに対してデータ伝
送が行われた場合、また、回路の故障等により一
部のユニツトだけが正常に動作しない場合にもメ
インCPUが永遠に待ち続けるという不都合がな
くなる。
ンCPUと、複数のサブCPUと、各CPU間を接続
するデータ・バスと、メインCPUから個々のサ
ブCPUに接続されるCPUセレクト線と、メイン
CPUがサブCPUに対しライト／リードを行う際
にメインCPU自身にウエイト信号を与えるラツ
チ回路と、サブCPUの入出力の完を示すと共に
メインCPUのウエイトを解除するウエイト・ク
リア信号を前記のラツチ回路に与えるウエイト・
クリア線とを備え、メインCPUからのリード／
ラライトによりデータおよびコマンドの伝送を行
うようにしたCPU間データ伝送方式において、
メインCPUのライト／リードの開始から一定時
間してウエイト・クリア信号が与えられない場
合、独自にウエイト・クリア信号を発生してウエ
イを解除するようにしたので、 実際に存在しないサブCPUに対してデータ伝
送が行われた場合、また、回路の故障等により一
部のユニツトだけが正常に動作しない場合にもメ
インCPUが永遠に待ち続けるという不都合がな
くなる。
第１図は本発明の一実施例における回路構成
図、第２図はその動作を示す各部の波形図、第３
図は従来例における回路構成図、第４図はその動
作を示す各部の波形図である。 １，２，〜Ｎ……ボード、CPUM……メイン
CPU、CPUS……サブCPU、１ａ……ラツチ回
路、LAT，LAT1……ラツチ、OM……ワンシヨ
ツト・マルチ、DEC……アドレス・デコーダ、
BUF1，BUF3……双方向バツフア、Ｇ，G1……
ゲート、DATA……データ・バス、SELECT…
…CPUセレクト線、……ウエイト・クリ
ア線。
図、第２図はその動作を示す各部の波形図、第３
図は従来例における回路構成図、第４図はその動
作を示す各部の波形図である。 １，２，〜Ｎ……ボード、CPUM……メイン
CPU、CPUS……サブCPU、１ａ……ラツチ回
路、LAT，LAT1……ラツチ、OM……ワンシヨ
ツト・マルチ、DEC……アドレス・デコーダ、
BUF1，BUF3……双方向バツフア、Ｇ，G1……
ゲート、DATA……データ・バス、SELECT…
…CPUセレクト線、……ウエイト・クリ
ア線。
Claims (1)
- 【特許請求の範囲】 １ １つのメインCPUと、複数のサブCPUと、
各CPU間を接続するデータ・バスと、メイン
CPUから個々のサブCPUに接続されるCPUセレ
クト線と、メインCPUがサブCPUに対しライ
ト／リードを行う際にメインCPU自身にウエイ
ト信号を与えるラツチ回路と、サブCPUの入出
力の完了を示すと共にメインCPUのウエイトを
解除するウエイト・クリア信号を前記のラツチ回
路に与えるウエイト・クリア線とを備え、メイン
CPUからのリード／ライトによりデータおよび
コマンドの伝送を行うようにしたCPU間データ
伝送方式において、 メインCPUのライト／リードの開始から一定
時間してウエイト・クリア信号が与えられない場
合、独自にウエイト・クリア信号を発生してウエ
イトを解除することを特徴としたCPU間データ
伝送方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5381485A JPS61213959A (ja) | 1985-03-18 | 1985-03-18 | Ｃｐｕ間デ−タ伝送方式 |
| GB8603846A GB2173326B (en) | 1985-03-18 | 1986-02-17 | Data transmission system |
| US06/830,101 US4831516A (en) | 1985-03-18 | 1986-02-18 | Data transmission system between a main CPU board having a wait signal generating latch and a plurality of CPU boards |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5381485A JPS61213959A (ja) | 1985-03-18 | 1985-03-18 | Ｃｐｕ間デ−タ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61213959A JPS61213959A (ja) | 1986-09-22 |
| JPH0433067B2 true JPH0433067B2 (ja) | 1992-06-02 |
Family
ID=12953261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5381485A Granted JPS61213959A (ja) | 1985-03-18 | 1985-03-18 | Ｃｐｕ間デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61213959A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108155A (en) * | 1980-01-31 | 1981-08-27 | Omron Tateisi Electronics Co | Protecting device for microprocessor |
| JPS5878251A (ja) * | 1981-11-04 | 1983-05-11 | Toshiba Corp | デ−タ転送システム |
| JPS59751A (ja) * | 1982-06-25 | 1984-01-05 | Hitachi Zosen Corp | 電子計算機の故障検出方法 |
-
1985
- 1985-03-18 JP JP5381485A patent/JPS61213959A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61213959A (ja) | 1986-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100290944B1 (ko) | 복합 유니버설 시리얼 버스 제어기에 인터페이스를 제공하기 위한 장치 및 방법 | |
| CA1121068A (en) | Microcontroller for disk files | |
| JPS5847050B2 (ja) | 入出力割込みシステム | |
| US3214739A (en) | Duplex operation of peripheral equipment | |
| CA1208802A (en) | Apparatus and method for direct memory to peripheral and peripheral to memory data transfers | |
| US4639860A (en) | Wrap-around logic for interprocessor communications | |
| US4814977A (en) | Apparatus and method for direct memory to peripheral and peripheral to memory data transfers | |
| JPH0433067B2 (ja) | ||
| JPH0460262B2 (ja) | ||
| JPS59114603A (ja) | シ−ケンスコントロ−ラの他コンピユ−タ装置との結合方式 | |
| JPH0340417B2 (ja) | ||
| JPS6130300B2 (ja) | ||
| JPS6126706B2 (ja) | ||
| JPH05282244A (ja) | 情報処理装置 | |
| JP2667285B2 (ja) | 割込制御装置 | |
| JP3012402B2 (ja) | 情報処理システム | |
| KR910003497A (ko) | 내부 버스라인 수를 줄인 데이타 처리장치 | |
| JPS6329862A (ja) | デ−タ通信システム | |
| JPS5922145A (ja) | 割込制御方式 | |
| JPH0363098B2 (ja) | ||
| JPH0452983B2 (ja) | ||
| JPH05342154A (ja) | バスサイクル延長方式 | |
| JPH02730B2 (ja) | ||
| JPS6049465A (ja) | マイクロコンピユ−タ間のデ−タ転送方法 | |
| JPH0157376B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |