JPH04330720A - Ｍｉｓ集積回路の活性層上に電気的接触を形成する方法 - Google Patents
Ｍｉｓ集積回路の活性層上に電気的接触を形成する方法Info
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- JPH04330720A JPH04330720A JP3183142A JP18314291A JPH04330720A JP H04330720 A JPH04330720 A JP H04330720A JP 3183142 A JP3183142 A JP 3183142A JP 18314291 A JP18314291 A JP 18314291A JP H04330720 A JPH04330720 A JP H04330720A
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ集積回路の活性
領域上に電気的接合領域（ｅｌｅｃｔｒｉｃ ｃｏｎｔ
ａｃｔ）を設ける方法に関するもので、少なくとも一つ
のトランジスターグリッドおよび一つの電気的接合領域
を有するどのようなタイプのＭＩＳまたはＭＯＳ装置に
も適用可能な方法に関する。また、特にｎＭＯＳ、ｐＭ
ＯＳおよびＢＩＣＭＯＳ型集積回路領域に用いられる方
法に関するもので、より好ましくはパターンの減少化を
必要とする高密度集積回路に用いられるものである。こ
のような回路としては半導体メモリー、マイクロプロセ
ッサーおよびマイクロコントローラーに関するものであ
る。
領域上に電気的接合領域（ｅｌｅｃｔｒｉｃ ｃｏｎｔ
ａｃｔ）を設ける方法に関するもので、少なくとも一つ
のトランジスターグリッドおよび一つの電気的接合領域
を有するどのようなタイプのＭＩＳまたはＭＯＳ装置に
も適用可能な方法に関する。また、特にｎＭＯＳ、ｐＭ
ＯＳおよびＢＩＣＭＯＳ型集積回路領域に用いられる方
法に関するもので、より好ましくはパターンの減少化を
必要とする高密度集積回路に用いられるものである。こ
のような回路としては半導体メモリー、マイクロプロセ
ッサーおよびマイクロコントローラーに関するものであ
る。
【０００２】
【従来技術】集積回路、特にＭＯＳトランジスターグリ
ッドの大きさを縮小するのにともなって、ｎ型およびｐ
型トランジスターはダブルプランテーションメソッドに
よって設けられる。この方法はこれらのトランジスター
のソース領域とドレイン領域との間のピアシング（貫通
）の問題を解決するのを可能とするＬＤＤに関連するも
のであり、またこの方法はグリッドの大きさが２μｍ以
下の集積回路において主に利用される。
ッドの大きさを縮小するのにともなって、ｎ型およびｐ
型トランジスターはダブルプランテーションメソッドに
よって設けられる。この方法はこれらのトランジスター
のソース領域とドレイン領域との間のピアシング（貫通
）の問題を解決するのを可能とするＬＤＤに関連するも
のであり、またこの方法はグリッドの大きさが２μｍ以
下の集積回路において主に利用される。
【０００３】従来例を図１および図２に示す。
【０００４】図１および図２は、集積回路上の２つのＭ
ＯＳトランジスターグリッド間に電気的接合領域および
接合孔（ｃｏｎｔｕｃｔ ｈｏｌｅ）を形成する過程を
説明するための図である。
ＯＳトランジスターグリッド間に電気的接合領域および
接合孔（ｃｏｎｔｕｃｔ ｈｏｌｅ）を形成する過程を
説明するための図である。
【０００５】これらのトランジスターは、ｐ型単一結晶
シリコン基板上に設けられたＮチャンネルを有するトラ
ンジスターである。
シリコン基板上に設けられたＮチャンネルを有するトラ
ンジスターである。
【０００６】図１は基板１、ＭＯＳトランジスターのグ
リッド絶縁体膜２および単一結晶シリコングリッド４上
に集積回路を設けた後の構造断面を示すもので、、ソー
ス領域とドレイン領域のＮ型領域６の形成、グリッド４
のフランク領域上のスペーサー８の形成、そしてトラン
ジスターのソースおよびドレイン領域のＮ＋型領域１０
の形成を示す。さらに、符号１１は電気的接合領域を設
ける活性領域を示している。
リッド絶縁体膜２および単一結晶シリコングリッド４上
に集積回路を設けた後の構造断面を示すもので、、ソー
ス領域とドレイン領域のＮ型領域６の形成、グリッド４
のフランク領域上のスペーサー８の形成、そしてトラン
ジスターのソースおよびドレイン領域のＮ＋型領域１０
の形成を示す。さらに、符号１１は電気的接合領域を設
ける活性領域を示している。
【０００７】集積回路上の２つのＭＯＳトランジスター
グリッド間に電気的接合領域および接合孔（ｃｏｎｔｕ
ｃｔ ｈｏｌｅ）を形成する従来の方法の一例を簡単に
説明する。
グリッド間に電気的接合領域および接合孔（ｃｏｎｔｕ
ｃｔ ｈｏｌｅ）を形成する従来の方法の一例を簡単に
説明する。
【０００８】基板１上に、ソースおよびドレイン領域の
数十ナノメートルからなるサーミック・リオキシデーシ
ョン（ｔｈｅｒｍｉｃ ｒｅｏｘｉｃａｔｉｏｎ）１２
と、熱によるリオキシデーションによる数十ナノメート
ルからなるグリッド４を形成する。
数十ナノメートルからなるサーミック・リオキシデーシ
ョン（ｔｈｅｒｍｉｃ ｒｅｏｘｉｃａｔｉｏｎ）１２
と、熱によるリオキシデーションによる数十ナノメート
ルからなるグリッド４を形成する。
【０００９】つづいて、二重膜電流絶縁体膜を蒸着する
。この二重膜電流絶縁体膜は、シリコン酸化物１４から
なる本来備わっているか、あるいはノンドープの厚さが
０ないし１００ｎｍからなる膜と、リンによってドープ
された酸化物１４、例えばＰＳＧ（リンによってドープ
されたシリカガラス）またはホウ素およびリンによって
ドープれた酸化物１４、例えばＢＰＳＧ（リンおよびホ
ウ素によってドープされたシリカガラス）からなる膜と
からなる。
。この二重膜電流絶縁体膜は、シリコン酸化物１４から
なる本来備わっているか、あるいはノンドープの厚さが
０ないし１００ｎｍからなる膜と、リンによってドープ
された酸化物１４、例えばＰＳＧ（リンによってドープ
されたシリカガラス）またはホウ素およびリンによって
ドープれた酸化物１４、例えばＢＰＳＧ（リンおよびホ
ウ素によってドープされたシリカガラス）からなる膜と
からなる。
【００１０】ノンドープフィルム１４は、ＭＯＳトラン
ジスターの結合領域が位置するグリッド内でのホウ素ま
たはリンの拡散を抑えることに利用される。このような
利用方法は決して必要となるものではない。なぜなら、
サーミック・リオキシデーション１２がそのような働き
を行なうからである。
ジスターの結合領域が位置するグリッド内でのホウ素ま
たはリンの拡散を抑えることに利用される。このような
利用方法は決して必要となるものではない。なぜなら、
サーミック・リオキシデーション１２がそのような働き
を行なうからである。
【００１１】絶縁体膜１２、１４および１６は、グッリ
ドおよびソース（またはドレイン）領域間の電流絶縁を
確実なものにする。
ドおよびソース（またはドレイン）領域間の電流絶縁を
確実なものにする。
【００１２】このあと、熱処理によって絶縁フイルム１
６を蒸着する。そして、レジンマスク１８をフォトリゾ
グラフィによって形成する。このレジンマスク１８はこ
の後に形成される接合孔の位置と大きさを決めるのを可
能とする。このマスク１８の位置はトランジスターのグ
リッド４を考慮して、あるいは活性層６−１０を考慮し
て決められる。マスクの開口部２０の領域は活性層１１
とは反対側の接合孔が形成される側に定められる。
６を蒸着する。そして、レジンマスク１８をフォトリゾ
グラフィによって形成する。このレジンマスク１８はこ
の後に形成される接合孔の位置と大きさを決めるのを可
能とする。このマスク１８の位置はトランジスターのグ
リッド４を考慮して、あるいは活性層６−１０を考慮し
て決められる。マスクの開口部２０の領域は活性層１１
とは反対側の接合孔が形成される側に定められる。
【００１３】異方性エッチングによって基板１上の活性
層１１が露出されるまでに、膜１６、１４および１２の
一部分を除去する（図２参照）。その後に、電流接合領
域を形成するためにメタルフィルム２２を蒸着する。
層１１が露出されるまでに、膜１６、１４および１２の
一部分を除去する（図２参照）。その後に、電流接合領
域を形成するためにメタルフィルム２２を蒸着する。
【００１４】現在のフォトリゾグラフィ技術では、レジ
ンに直径０．８μｍのプリントオープニング２０を形成
することが可能である。しかし、エッチングされるべき
絶縁体膜の厚さに関しては、開口部２０の直径（１μｍ
）よりも電流接合孔２４の直径ｄの方が大きくなる。
ンに直径０．８μｍのプリントオープニング２０を形成
することが可能である。しかし、エッチングされるべき
絶縁体膜の厚さに関しては、開口部２０の直径（１μｍ
）よりも電流接合孔２４の直径ｄの方が大きくなる。
【００１５】メタリゼーション２２とトランジスターの
グリッド４と間の接合孔２４によって起こるショートの
リスクを避けるために、接合孔２４の縁とグリッドの側
面との間に、ミニマムクレアランス２６を与えることが
必要である。このクレアランスは、接合孔２４とグリッ
ド４との間におけるトレランス（またはアラインメント
）の配置を考慮して決められる。通常、クレアランス２
６の幅ｌは約０．８μｍである。
グリッド４と間の接合孔２４によって起こるショートの
リスクを避けるために、接合孔２４の縁とグリッドの側
面との間に、ミニマムクレアランス２６を与えることが
必要である。このクレアランスは、接合孔２４とグリッ
ド４との間におけるトレランス（またはアラインメント
）の配置を考慮して決められる。通常、クレアランス２
６の幅ｌは約０．８μｍである。
【００１６】このような条件では、接合孔によって離間
された２つのグリッド間の最小距離Ｄは２．６μｍであ
る。このような最小距離は、蒸着技術にもとづくメタリ
ゼーション２２による接合孔２４の充填に好適である。
された２つのグリッド間の最小距離Ｄは２．６μｍであ
る。このような最小距離は、蒸着技術にもとづくメタリ
ゼーション２２による接合孔２４の充填に好適である。
【００１７】接合孔２４の充填は、アルミニウム蒸着ま
たはアルミニウム合金を用いた従来の陰極蒸発によって
はなされない。実際、これらの金属はホールを不十分な
かたちで蒸着するからである。すなわち、充填物の高さ
がホールの直径ｄの値よりも大きくなる。その結果、接
合孔の充填が不適当となり、電気的な不連続が生ずる。
たはアルミニウム合金を用いた従来の陰極蒸発によって
はなされない。実際、これらの金属はホールを不十分な
かたちで蒸着するからである。すなわち、充填物の高さ
がホールの直径ｄの値よりも大きくなる。その結果、接
合孔の充填が不適当となり、電気的な不連続が生ずる。
【００１８】図２に示した接合孔の充填は、タングステ
ン蒸着するＣＶＤ（蒸気相化学蒸着）によってなされた
ものである。実際、このような物質の充填は、水平な部
分（接合孔の底と絶縁トップ１６）と、垂直な部分（接
合孔側面）とに同一厚さで蒸着されることによってなさ
れる。これによって、接合孔は完全に充填される。
ン蒸着するＣＶＤ（蒸気相化学蒸着）によってなされた
ものである。実際、このような物質の充填は、水平な部
分（接合孔の底と絶縁トップ１６）と、垂直な部分（接
合孔側面）とに同一厚さで蒸着されることによってなさ
れる。これによって、接合孔は完全に充填される。
【００１９】接点形成のために、ＣＤＶによって蒸着さ
れたタングステンを利用することは以下の文献に記載さ
れている。
れたタングステンを利用することは以下の文献に記載さ
れている。
【００２０】シー・カアンタ（Ｃ・Ｋａａｎｔａ）らの
文献：「タングステンとプラナリゼーションによるサブ
ミクロン ワイヤリング テクノロジイ」、ヴイ・
エムアイシー・カンファレンス、１９８８年６月１３−
１４日、シーエッチ・２６２４−５−１９８８、２１−
２８頁。
文献：「タングステンとプラナリゼーションによるサブ
ミクロン ワイヤリング テクノロジイ」、ヴイ・
エムアイシー・カンファレンス、１９８８年６月１３−
１４日、シーエッチ・２６２４−５−１９８８、２１−
２８頁。
【００２１】このタングステン蒸着は、接合孔内にタン
グステンが保持されるようにしてエッチングされるもの
で、回路全体に蒸着される。つづいて、電気的接合ライ
ン（エレクトリックインターコネクションライン）が形
成された後にアルミニウム膜がエッチングされる。また
、タングステン蒸着はそこにインターコネクションライ
ンを形成するようにしてエッチングされる。
グステンが保持されるようにしてエッチングされるもの
で、回路全体に蒸着される。つづいて、電気的接合ライ
ン（エレクトリックインターコネクションライン）が形
成された後にアルミニウム膜がエッチングされる。また
、タングステン蒸着はそこにインターコネクションライ
ンを形成するようにしてエッチングされる。
【００２２】しかし、上記した従来の集積回路上の２つ
のＭＯＳトランジスターグリッド間に電気的接合領域お
よび接合孔を形成する方法は、以下の問題点を有する。
のＭＯＳトランジスターグリッド間に電気的接合領域お
よび接合孔を形成する方法は、以下の問題点を有する。
【００２３】すなわち、サブマイクロデバイスに求めら
れるタングステンの蒸着およびエッチング技術は現在研
究開発中で、工業的にはほとんど利用されていないとい
う問題点と、タングステンはアルミニウムよりも３倍も
高い抵抗性を有しており、集積回路内での情報の伝達速
度に関する問題を生じさせるということである。さらに
、電流接合領域の形成と２つの伝導物質間のインターコ
ネクションラインは、集積回路を形成する方法を複雑化
させるので、生産コストの上昇を余儀なくされるという
問題点もある。
れるタングステンの蒸着およびエッチング技術は現在研
究開発中で、工業的にはほとんど利用されていないとい
う問題点と、タングステンはアルミニウムよりも３倍も
高い抵抗性を有しており、集積回路内での情報の伝達速
度に関する問題を生じさせるということである。さらに
、電流接合領域の形成と２つの伝導物質間のインターコ
ネクションラインは、集積回路を形成する方法を複雑化
させるので、生産コストの上昇を余儀なくされるという
問題点もある。
【００２４】また、従来のアルミニウムメタリゼーショ
ンを維持するために、上記方法を改良する必要が有る。 このような改良方法を図３および図４にもとづいて説明
する。
ンを維持するために、上記方法を改良する必要が有る。 このような改良方法を図３および図４にもとづいて説明
する。
【００２５】この方法の目的は、電流接合孔の上部を延
ばすことであり、それによってアルミニウムによる被覆
が好適になされるようにすることである。
ばすことであり、それによってアルミニウムによる被覆
が好適になされるようにすることである。
【００２６】以下、この改良方法について簡単に説明す
る。
る。
【００２７】マスク１８を形成した後に、まず図３に示
すようにして、絶縁体膜１６の一部に等方性エッチング
を施して上部が「じょうご」型に開いた接合孔２４ａを
形成する。この場合、じょうご型接合孔２４の上端部に
位置するマスク１８の開口部２０の縁はじょうご型接合
孔２４の開口部に突き出たかたちとなる。
すようにして、絶縁体膜１６の一部に等方性エッチング
を施して上部が「じょうご」型に開いた接合孔２４ａを
形成する。この場合、じょうご型接合孔２４の上端部に
位置するマスク１８の開口部２０の縁はじょうご型接合
孔２４の開口部に突き出たかたちとなる。
【００２８】つづいて、絶縁体膜１６、１４および１２
から基板１表面に至るまでの間に異方性エッチングを施
す（図４）。レジンマスク１８を除去して、図５に示す
ように、絶縁体膜１６を侵食する。
から基板１表面に至るまでの間に異方性エッチングを施
す（図４）。レジンマスク１８を除去して、図５に示す
ように、絶縁体膜１６を侵食する。
【００２９】このような方法は、接合面切断方法（ｃｏ
ｎｔａｃｔ ｆａｃｅｔ ｃｕｔｔｉｎｇ ｍｅｔｈｏ
ｄ）として知られている。例えば、ヴイ・グリュウワル
（Ｖ．Ｇｒｅｗａｌ）らによる文献：「接合孔と、酸化
物の高率等方性および異方性エッチングによるバイアプ
ロファイリング（Ｃｏｎｔａｃｔ ｈｏｌｅ ａｎｄ
ｖｉａ ｐｒｏｆｉｌｉｎｇ ｂｙ ｈｉｇｈ ｒｅａ
ｔｅ ｉｓｏｔｒｏｐｉｃ ａｎｄ ａｎｉｓｏｔｒｏ
ｐｉｃ ｅｔｃｈｉｎｇ ｏｆ ｏｘｉｄｅｓ）」ヴイ
・エムアイシー・カンファレンス、１９８８年６月１３
−１４日、シーエッチ・２４８８−５−１９８７、アイ
・イー・イー・イー、２９８−３０５頁を参照せよ。
ｎｔａｃｔ ｆａｃｅｔ ｃｕｔｔｉｎｇ ｍｅｔｈｏ
ｄ）として知られている。例えば、ヴイ・グリュウワル
（Ｖ．Ｇｒｅｗａｌ）らによる文献：「接合孔と、酸化
物の高率等方性および異方性エッチングによるバイアプ
ロファイリング（Ｃｏｎｔａｃｔ ｈｏｌｅ ａｎｄ
ｖｉａ ｐｒｏｆｉｌｉｎｇ ｂｙ ｈｉｇｈ ｒｅａ
ｔｅ ｉｓｏｔｒｏｐｉｃ ａｎｄ ａｎｉｓｏｔｒｏ
ｐｉｃ ｅｔｃｈｉｎｇ ｏｆ ｏｘｉｄｅｓ）」ヴイ
・エムアイシー・カンファレンス、１９８８年６月１３
−１４日、シーエッチ・２４８８−５−１９８７、アイ
・イー・イー・イー、２９８−３０５頁を参照せよ。
【００３０】しかし、このような改良方法でも、以下の
ような問題が生ずる。
ような問題が生ずる。
【００３１】すなわち、トランジスターのグリッド４と
電流接合領域２４ａとの間のクレアランス２６ａが大き
くなるという問題が生ずる。上記したような場合、クレ
アランスの幅ｌ’は１μｍとなり、接合領域によって離
間された２つのグリッド間の距離Ｄ’は３μｍに限定さ
れる。このことは集積回路の集積密度の増加を抑えるこ
とになる。
電流接合領域２４ａとの間のクレアランス２６ａが大き
くなるという問題が生ずる。上記したような場合、クレ
アランスの幅ｌ’は１μｍとなり、接合領域によって離
間された２つのグリッド間の距離Ｄ’は３μｍに限定さ
れる。このことは集積回路の集積密度の増加を抑えるこ
とになる。
【００３２】
【発明が解決しようとする課題】上記事情に鑑みて本発
明は、まず接合孔の上部を大きくさせる一方で、ＭＩＳ
トランジスターの接点・グリッド間距離を減少させて、
従来のアルミニウム冶金（ａｌｕｍｉｎｉｕｍ ｍｅｔ
ａｌｌｕｒｇｙ）を保つことと、集積回路の集積密度の
増加を図ることを課題とする。
明は、まず接合孔の上部を大きくさせる一方で、ＭＩＳ
トランジスターの接点・グリッド間距離を減少させて、
従来のアルミニウム冶金（ａｌｕｍｉｎｉｕｍ ｍｅｔ
ａｌｌｕｒｇｙ）を保つことと、集積回路の集積密度の
増加を図ることを課題とする。
【００３３】上記課題を解決するために、ＭＩＳ集積回
路の活性層上に電流回路を設ける方法を、（１）活性層
を有する集積回路上に第一電流絶縁体膜からなる薄膜を
蒸着する工程と、（２）第一電流絶縁体膜および第二電
流絶縁体膜に対して選択的にエッチング可能な絶縁体膜
または高抵抗性物質からなるクラッシュまたはバリアフ
ィルムを第一電流絶縁体膜に蒸着する工程と、（３）ク
ラッシュフィルムに、電流接合領域が形成される活性層
の幅に対応させて第一開口部を形成させる工程と、（４
）前記（３）工程で得られた構造上に少なくとも一つの
第二絶縁体膜を蒸着させる工程と、（５）第一開口部よ
りも幅広く開口された第二開口部を第二絶縁体膜に形成
する工程と、（６）前記（５）工程において露出された
第一絶縁体膜を、エッチングされたクラッシュフィルム
をマスクとして用いてエッチングし、活性層の電流接合
孔を設ける工程と、そして（７）電流接合孔をメタリゼ
ーションする工程とからなるようにした。また、好まし
くは、メタリゼーションはアルミニウムまたはアルミニ
ウム合金による金属被覆法とした。また好ましくは、第
一絶縁体膜の厚さは２００ないし６００ｎｍとした。さ
らに、この集積回路はシリコン基板上に設けられるもの
とし、この基板は第一絶縁体膜が蒸着される前に急激に
酸化されて前記（５）工程でエッチングされるようにし
た。より好ましくは、第一および第二絶縁体膜はシリコ
ン酸化物からなるものとし、クラッシュフィルムはシリ
コン窒化物または無作為的にドープされた多結晶シリコ
ンからなるものとした。第二絶縁体膜は上下二層からな
る二重膜物質であり、この二重膜の上層はリンおよびホ
ウ素によってドープされたシリコン酸化物またはリンま
たはホウ素のいずれか一方のみによってドープされたシ
リコン酸化物からなるもので、また二重膜の下層はドー
プされていないシリコン酸化物からなるものとした。
路の活性層上に電流回路を設ける方法を、（１）活性層
を有する集積回路上に第一電流絶縁体膜からなる薄膜を
蒸着する工程と、（２）第一電流絶縁体膜および第二電
流絶縁体膜に対して選択的にエッチング可能な絶縁体膜
または高抵抗性物質からなるクラッシュまたはバリアフ
ィルムを第一電流絶縁体膜に蒸着する工程と、（３）ク
ラッシュフィルムに、電流接合領域が形成される活性層
の幅に対応させて第一開口部を形成させる工程と、（４
）前記（３）工程で得られた構造上に少なくとも一つの
第二絶縁体膜を蒸着させる工程と、（５）第一開口部よ
りも幅広く開口された第二開口部を第二絶縁体膜に形成
する工程と、（６）前記（５）工程において露出された
第一絶縁体膜を、エッチングされたクラッシュフィルム
をマスクとして用いてエッチングし、活性層の電流接合
孔を設ける工程と、そして（７）電流接合孔をメタリゼ
ーションする工程とからなるようにした。また、好まし
くは、メタリゼーションはアルミニウムまたはアルミニ
ウム合金による金属被覆法とした。また好ましくは、第
一絶縁体膜の厚さは２００ないし６００ｎｍとした。さ
らに、この集積回路はシリコン基板上に設けられるもの
とし、この基板は第一絶縁体膜が蒸着される前に急激に
酸化されて前記（５）工程でエッチングされるようにし
た。より好ましくは、第一および第二絶縁体膜はシリコ
ン酸化物からなるものとし、クラッシュフィルムはシリ
コン窒化物または無作為的にドープされた多結晶シリコ
ンからなるものとした。第二絶縁体膜は上下二層からな
る二重膜物質であり、この二重膜の上層はリンおよびホ
ウ素によってドープされたシリコン酸化物またはリンま
たはホウ素のいずれか一方のみによってドープされたシ
リコン酸化物からなるもので、また二重膜の下層はドー
プされていないシリコン酸化物からなるものとした。
【００３４】
【実施例】以下、本発明を実施例にもとづいて説明する
。
。
【００３５】図６に示すように、まずｐ型単結晶シリコ
ーン基板１に基板のサーミック・オキシデーションによ
ってＭＯＳトランジスターからなる厚さ約２０ｎｍのグ
リッド酸化物２を形成する。
ーン基板１に基板のサーミック・オキシデーションによ
ってＭＯＳトランジスターからなる厚さ約２０ｎｍのグ
リッド酸化物２を形成する。
【００３６】つづいて、５ないし１０％重量のリンがド
ープされた多結晶シリコーンからなる膜をＣＶＤ上に蒸
着する。このようにして形成された膜は厚さが約４００
ｎｍである。、そして、低量のｎ型イオンを与える（符
号５によって示された矢印）。例えば、６０ｋｅＶのエ
ネルギーで、１０１３イオン／ｃｍ２ からなるリンを
、マスクとしてグリッド４を用いて与える。これによっ
て、ソースおよびドレイン領域の第一結合部位を構成す
るＮ−型領域６が形成される。
ープされた多結晶シリコーンからなる膜をＣＶＤ上に蒸
着する。このようにして形成された膜は厚さが約４００
ｎｍである。、そして、低量のｎ型イオンを与える（符
号５によって示された矢印）。例えば、６０ｋｅＶのエ
ネルギーで、１０１３イオン／ｃｍ２ からなるリンを
、マスクとしてグリッド４を用いて与える。これによっ
て、ソースおよびドレイン領域の第一結合部位を構成す
るＮ−型領域６が形成される。
【００３７】図７に示すように、グリッド４の側面に底
部の幅が２００ないし３００ｎｍからなるスペーサー８
を設ける。このスペーサーを設ける目的は、それぞれの
トランジスターのグリッドの縁に与えられる大量のイオ
ンを反射させるためである。このようなスペーサーはシ
リコン酸化物からなる。
部の幅が２００ないし３００ｎｍからなるスペーサー８
を設ける。このスペーサーを設ける目的は、それぞれの
トランジスターのグリッドの縁に与えられる大量のイオ
ンを反射させるためである。このようなスペーサーはシ
リコン酸化物からなる。
【００３８】つぎに、上記従来方法にもとづいて酸化物
からなる膜に等方性エッチングを施し、つづいて異方性
エッチングを施す。
からなる膜に等方性エッチングを施し、つづいて異方性
エッチングを施す。
【００３９】そして、大量のｎ型イオンを与える（符号
９によって示された矢印）。例えば、１００ｋｅＶのエ
ネルギーで、５ｘ１０１５イオン／ｃｍ２からなる砒素
を、マスクとしてグリッド４とスペーサー８を用いて与
える。これによって、トランジスターのグリッド両側か
つ領域６の下に、２つのＮ＋型領域１０を得ることがで
き、ＭＯＳトランジスターの二重結合を構成する。
９によって示された矢印）。例えば、１００ｋｅＶのエ
ネルギーで、５ｘ１０１５イオン／ｃｍ２からなる砒素
を、マスクとしてグリッド４とスペーサー８を用いて与
える。これによって、トランジスターのグリッド両側か
つ領域６の下に、２つのＮ＋型領域１０を得ることがで
き、ＭＯＳトランジスターの二重結合を構成する。
【００４０】図８に示すように、ソースおよびドレイン
領域６−１０とグリッド４とを含む回路全体に電流絶縁
体膜１２をソースおよびドレイン領域上での厚さが約１
０ないし２０ｎｍとなるようにして設ける。
領域６−１０とグリッド４とを含む回路全体に電流絶縁
体膜１２をソースおよびドレイン領域上での厚さが約１
０ないし２０ｎｍとなるようにして設ける。
【００４１】つづいて、人為的にはドープされていない
シリコン酸化物からなる膜１４ａを第一絶縁体膜を構成
する回路全体に蒸着させる。この膜１４ａの目的はトラ
ンジスターのグッリドと対応するソースおよびドレイン
領域との間の電気的絶縁を確かなものにするためである
。この蒸着は雰囲気圧で蒸着する化学的蒸発相（ｃｈｅ
ｍｉｃａｌ ｖａｐｏｒ ｐｈａｓｅ ｄｅｐｏｓｉｔ
ｉｎｇ ａｔ ａｔｏｍｓｐｈｅｒｉｃ ｐｒｅｓｓｕ
ｒｅ； ＡＰＣＶＤ）または８００℃でのテトラエチル
オルソシリケートピロライシス（ｔｅｔｒａｅｔｈｙｌ
ｏｒｔｈｏｓｉｌｉｃａｔｅｐｙｒｏｌｙｓｉｓｉ；
ＴＥＯＳ）低圧で蒸着する化学的蒸発相（ＴＥＯＳ）で
なされる。
シリコン酸化物からなる膜１４ａを第一絶縁体膜を構成
する回路全体に蒸着させる。この膜１４ａの目的はトラ
ンジスターのグッリドと対応するソースおよびドレイン
領域との間の電気的絶縁を確かなものにするためである
。この蒸着は雰囲気圧で蒸着する化学的蒸発相（ｃｈｅ
ｍｉｃａｌ ｖａｐｏｒ ｐｈａｓｅ ｄｅｐｏｓｉｔ
ｉｎｇ ａｔ ａｔｏｍｓｐｈｅｒｉｃ ｐｒｅｓｓｕ
ｒｅ； ＡＰＣＶＤ）または８００℃でのテトラエチル
オルソシリケートピロライシス（ｔｅｔｒａｅｔｈｙｌ
ｏｒｔｈｏｓｉｌｉｃａｔｅｐｙｒｏｌｙｓｉｓｉ；
ＴＥＯＳ）低圧で蒸着する化学的蒸発相（ＴＥＯＳ）で
なされる。
【００４２】本発明によると、この膜１４ａは従来の膜
に比べて厚く形成される。特に、従来では１００ｎｍが
最大であったが、本発明にもとづく膜の厚さは３００ｎ
ｍも可能である。
に比べて厚く形成される。特に、従来では１００ｎｍが
最大であったが、本発明にもとづく膜の厚さは３００ｎ
ｍも可能である。
【００４３】本発明によれば、クラッシュ膜２８をさら
に蒸着する。例えば、この膜２８は固有の多結晶シリコ
ンまたはシリコンニトライドからなるもので、厚さは５
００ｎｍである。この膜はＬＰＣＶＤによって蒸着され
る。
に蒸着する。例えば、この膜２８は固有の多結晶シリコ
ンまたはシリコンニトライドからなるもので、厚さは５
００ｎｍである。この膜はＬＰＣＶＤによって蒸着され
る。
【００４４】活性ゾーン１１に形成されるべき電流接合
領域の位置と大きさとを限定する開口部２０ａを有する
第一レジンマスク１８ａをフオトリゾグラフィによって
形成する。
領域の位置と大きさとを限定する開口部２０ａを有する
第一レジンマスク１８ａをフオトリゾグラフィによって
形成する。
【００４５】このマスク１８ａは、トランジスターのグ
リッド４に対して配置される。とくに、開口部２０ａは
、トランジスターのグリッド間４に位置する活性ゾーン
１１の反対側に位置する。この開口部２０ａは直径が０
．８μｍである。
リッド４に対して配置される。とくに、開口部２０ａは
、トランジスターのグリッド間４に位置する活性ゾーン
１１の反対側に位置する。この開口部２０ａは直径が０
．８μｍである。
【００４６】絶縁体膜１４ａに対して選択的なエッチン
グが膜２９になされる。このエッチングはマスクされて
いない部分を多結晶シリコン膜２８から取り除くために
ＳＦ６ガスによいって反応させるイオン性エッチングに
よってなされる。このエッチングは膜１４ａのところで
停止する。そして、オキシジェンプラズマによってマス
ク２０ａを除去する。
グが膜２９になされる。このエッチングはマスクされて
いない部分を多結晶シリコン膜２８から取り除くために
ＳＦ６ガスによいって反応させるイオン性エッチングに
よってなされる。このエッチングは膜１４ａのところで
停止する。そして、オキシジェンプラズマによってマス
ク２０ａを除去する。
【００４７】図９に示すように、ドープされていない酸
化物と特に固有シリコン酸化物からなる絶縁体膜３０を
蒸着する。この膜はＡＰＣＶＤまたは８００℃でのＴＥ
ＯＳピオライシスによるＬＰＣＶＤによって１００ｎｍ
の厚さとなるように蒸着される。
化物と特に固有シリコン酸化物からなる絶縁体膜３０を
蒸着する。この膜はＡＰＣＶＤまたは８００℃でのＴＥ
ＯＳピオライシスによるＬＰＣＶＤによって１００ｎｍ
の厚さとなるように蒸着される。
【００４８】つぎに、絶縁体膜１６を蒸着する。この膜
は、４３０℃でのＡＰＣＶＤ処理によって、ホウ素とリ
ンとをドープされたシリカガラス（ＢＰＳＧ）によって
構成され、厚さは５００ｎｍである。
は、４３０℃でのＡＰＣＶＤ処理によって、ホウ素とリ
ンとをドープされたシリカガラス（ＢＰＳＧ）によって
構成され、厚さは５００ｎｍである。
【００４９】膜２８は電気的に高い抵抗性を維持しなく
てはならないので、ドープされていない絶縁体膜３０に
よって膜１６を構成するＢＰＳＧに含まれるホウ素また
はリンが膜２８の多結晶シリコン内に拡散するのを防ぐ
。
てはならないので、ドープされていない絶縁体膜３０に
よって膜１６を構成するＢＰＳＧに含まれるホウ素また
はリンが膜２８の多結晶シリコン内に拡散するのを防ぐ
。
【００５０】つづいて、膜１６の加熱処理（サーミック
アニーリング）を行なって、膜２８のズレまたは流れを
引き起こす。このアニーリングは１０５０℃のランプま
たは９００℃のオーブンを用いて行なう。このランプを
用いたアニーリングは急速熱処理（ＲＴＰ）と呼ばれる
。
アニーリング）を行なって、膜２８のズレまたは流れを
引き起こす。このアニーリングは１０５０℃のランプま
たは９００℃のオーブンを用いて行なう。このランプを
用いたアニーリングは急速熱処理（ＲＴＰ）と呼ばれる
。
【００５１】第二レジンマスク３２をフォトリゾグラフ
ィによって膜１６上に設ける。この際、電流接合領域が
形成される活性層１１に向けて開口部３４がマスク３２
に形成される。この開口部３４は、第一マスク１８ａの
開口部２０ａよりも幅広い。この開口部３４はＭＯＳト
ランジスターのグリット上まで延びる。
ィによって膜１６上に設ける。この際、電流接合領域が
形成される活性層１１に向けて開口部３４がマスク３２
に形成される。この開口部３４は、第一マスク１８ａの
開口部２０ａよりも幅広い。この開口部３４はＭＯＳト
ランジスターのグリット上まで延びる。
【００５２】開口部３４の幅Ｌまたはその直径は、開口
部２０ａが０．８μｍであるのに対して、１．８μｍま
たはそれ以上の値である。実際、最小の値である１．８
μｍは、もし開口部２０ａでのグリットの縁の距離が０
．５μｍ減少した場合、２つのグリッド４間の距離に一
致する。
部２０ａが０．８μｍであるのに対して、１．８μｍま
たはそれ以上の値である。実際、最小の値である１．８
μｍは、もし開口部２０ａでのグリットの縁の距離が０
．５μｍ減少した場合、２つのグリッド４間の距離に一
致する。
【００５３】よって、絶縁体膜１４ａは、トランジスタ
ーのグリッド４の周囲を完全に絶縁させる一方で、この
グリッド４まで延びたマスク３２の開口部３４を可能と
する。さらに、この膜１４ａは、グリッド４の縁および
第一電流接合領域の縁の周囲を完全に絶縁させる。よっ
て、マスク１８ａによって固定されたグリッド・接点距
離（１）を減少させるのを可能とする。
ーのグリッド４の周囲を完全に絶縁させる一方で、この
グリッド４まで延びたマスク３２の開口部３４を可能と
する。さらに、この膜１４ａは、グリッド４の縁および
第一電流接合領域の縁の周囲を完全に絶縁させる。よっ
て、マスク１８ａによって固定されたグリッド・接点距
離（１）を減少させるのを可能とする。
【００５４】つづいて、図１０に示すように、膜１６、
３０、１４ａおよび１２を基板１方向にエッチングして
活性層１１を露出させる。 これによって、電流接合
孔２４ｂが形成される。
３０、１４ａおよび１２を基板１方向にエッチングして
活性層１１を露出させる。 これによって、電流接合
孔２４ｂが形成される。
【００５５】この酸化物膜からなる層のエッチングは、
シリコン１に対して選択的になされる（１０まで選択的
に）。絶縁体膜がすべてシリコン酸化物からなる場合、
このエッチングはＣＨＦ３−ＣＨＦ３−Ｃ２Ｆ６混合ガ
スを用いたイオンエッチングによってなされる。
シリコン１に対して選択的になされる（１０まで選択的
に）。絶縁体膜がすべてシリコン酸化物からなる場合、
このエッチングはＣＨＦ３−ＣＨＦ３−Ｃ２Ｆ６混合ガ
スを用いたイオンエッチングによってなされる。
【００５６】このようなエッチングの後に、マスク３２
はオキシジェンプラズマによって除去される。
はオキシジェンプラズマによって除去される。
【００５７】本発明によれば、活性層１１上に形成され
た接合孔２４ｂの大きさは、マスク１８ａの開口部２０
ａの大きさに限定される。膜１２および１４ａの厚さに
対応する接合孔の開口幅は、開口部２０ａの幅と同一で
０．８μｍである。よって、接合孔２４ｂの大きさ、特
にその幅は必要に応じて調整することが可能である。
た接合孔２４ｂの大きさは、マスク１８ａの開口部２０
ａの大きさに限定される。膜１２および１４ａの厚さに
対応する接合孔の開口幅は、開口部２０ａの幅と同一で
０．８μｍである。よって、接合孔２４ｂの大きさ、特
にその幅は必要に応じて調整することが可能である。
【００５８】図１１に示すように、この電流接合領域に
アルミニウム膜２２ａを蒸着する。例えば、陰極蒸発に
よって銅およびアルミニウム合金を蒸着する。この膜２
２ａの厚さは約８００ｎｍである。
アルミニウム膜２２ａを蒸着する。例えば、陰極蒸発に
よって銅およびアルミニウム合金を蒸着する。この膜２
２ａの厚さは約８００ｎｍである。
【００５９】接合孔２４ｂの上側部分は幅広く切欠され
た部分２５を有するので、この接合孔２４ｂをアルミニ
ウム膜２２ａによって完全に覆うことが可能である。
た部分２５を有するので、この接合孔２４ｂをアルミニ
ウム膜２２ａによって完全に覆うことが可能である。
【００６０】この後、膜２２ａをエッチングして、他の
活性層と活性層１１とが接続するようにコンダクテイブ
ラインを設ける。
活性層と活性層１１とが接続するようにコンダクテイブ
ラインを設ける。
【００６１】さらに、本発明にもとづく方法はクレアラ
ンス２６ｂを幅０．５μｍに減少することが可能である
。このことによって、２つのグリッド４の離間距離Ｄ”
は１．８μｍになる。このことは、従来のものにくらべ
て回路の集積密度を増加させることを可能とする。
ンス２６ｂを幅０．５μｍに減少することが可能である
。このことによって、２つのグリッド４の離間距離Ｄ”
は１．８μｍになる。このことは、従来のものにくらべ
て回路の集積密度を増加させることを可能とする。
【００６２】
【発明の効果】以上のように、本発明にもとづく方法は
、従来のものにくらべて回路の集積密度を増加させるこ
とを可能とする。
、従来のものにくらべて回路の集積密度を増加させるこ
とを可能とする。
【図１】 ２つのＭＯＳ二重結合トランジスター間に
設けられる電流接合領域を形成する従来方法の例を示す
るための概略説明図である。
設けられる電流接合領域を形成する従来方法の例を示す
るための概略説明図である。
【図２】 ２つのＭＯＳ二重結合トランジスター間に
設けられる電流接合領域を形成する従来方法の例を示す
るための概略説明図である。
設けられる電流接合領域を形成する従来方法の例を示す
るための概略説明図である。
【図３】 ２つのＭＯＳ二重結合トランジスター間に
設けられる電流接合領域を形成する従来方法の例を示す
るための概略説明図である。
設けられる電流接合領域を形成する従来方法の例を示す
るための概略説明図である。
【図４】 ２つのＭＯＳ二重結合トランジスター間に
設けられる電流接合領域を形成する従来方法の例を示す
るための概略説明図である。
設けられる電流接合領域を形成する従来方法の例を示す
るための概略説明図である。
【図５】 ２つのＭＯＳ二重結合トランジスター間に
設けられる電流接合領域を形成する従来方法の例を示す
るための概略説明図である。
設けられる電流接合領域を形成する従来方法の例を示す
るための概略説明図である。
【図６】 本発明にもとづく方法を説明するための概
略説明図である。
略説明図である。
【図７】 本発明にもとづく方法を説明するための概
略説明図である。
略説明図である。
【図８】 本発明にもとづく方法を説明するための概
略説明図である。
略説明図である。
【図９】 本発明にもとづく方法を説明するための概
略説明図である。
略説明図である。
【図１０】 本発明にもとづく方法を説明するための
概略説明図である。
概略説明図である。
【図１１】 本発明にもとづく方法を説明するための
概略説明図である。
概略説明図である。
４ グリッド
２４ｂ 電流接合孔
Claims (8)
- 【請求項１】 ＭＩＳ集積回路の活性層上に電流回路
を設ける方法であって、該方法は、（１）活性層を有す
る集積回路上に第一電流絶縁体膜からなる薄膜を蒸着す
る工程と、（２）前記第一電流絶縁体膜および第二電流
絶縁体膜に対して選択的にエッチング可能な絶縁体膜ま
たは高抵抗性物質からなるクラッシュまたはバリアフィ
ルムを前記第一電流絶縁体膜に蒸着する工程と、（３）
前記クラッシュフィルムに、電流接合領域が形成される
活性層の幅に対応させて第一開口部を形成させる工程と
、（４）前記（３）工程で得られた構造上に少なくとも
一つの第二絶縁体膜を蒸着させる工程と、（５）前記第
一開口部よりも幅広く開口された第二開口部を前記第二
絶縁体膜に形成する工程と、（６）前記（５）の工程に
おいて露出された第一絶縁体を、エッチングされたクラ
ッシュフィルムをマスクとして用いてエッチングし、前
記活性層の電流接合孔を設ける工程と、そして（７）前
記電流接合孔をメタリゼーションする工程とからなるこ
とを特徴とするＭＩＳ集積回路の活性層上に電流回路を
設ける方法。 - 【請求項２】 請求項１記載にもとづく方法であって
、前記メタリゼーションはアルミニウムまたはアルミニ
ウム合金による金属被覆法であることを特徴とするＭＩ
Ｓ集積回路の活性層上に電流回路を設ける方法。 - 【請求項３】 請求項１記載にもとづく方法であって
、前記第一絶縁体膜の厚さは２００ないし６００ｎｍで
あることを特徴とするＭＩＳ集積回路の活性層上に電流
回路を設ける方法。 - 【請求項４】 請求項１記載にもとづく方法であって
、前記集積回路はシリコン基板上に設けられ、該基板は
前記第一絶縁体膜が蒸着される前に急激に酸化され、こ
の酸化物は前記（５）工程でエッチングされることを特
徴とするＭＩＳ集積回路の活性層上に電流回路を設ける
方法。 - 【請求項５】 請求項１記載にもとづく方法であって
、前記第一および第二絶縁体膜はシリコン酸化物からな
り、前記クラッシュフィルムはシリコン窒化物または無
作為的にドープされた多結晶シリコンからなることを特
徴とするＭＩＳ集積回路の活性層上に電流回路を設ける
方法。 - 【請求項６】 請求項５記載にもとづく方法であって
、前記第二絶縁体膜は上下二層からなる二重膜物質であ
り、該二重膜の上層はリンおよびホウ素によってドープ
されたシリコン酸化物またはリンまたはホウ素のいずれ
か一方のみによってドープされたシリコン酸化物からな
るもので、また前記二重膜の下層はドープされていない
シリコン酸化物からなるものであることを特徴とするＭ
ＩＳ集積回路の活性層上に電流回路を設ける方法。 - 【請求項７】 請求項１記載にもとづく方法であって
、前記活性層はＭＩＳトラジスターの活性層であること
を特徴とするＭＩＳ集積回路の活性層上に電流回路を設
ける方法。 - 【請求項８】 請求項１記載にもとづく方法であって
、該方法は、（１）第一絶縁体膜を蒸着する工程と、（
２）前記第一絶縁体膜にクラッシュフィルムを蒸着する
工程と、（３）前記クラッシュフィルム上に第一エッチ
ングマスクを設け、該マスクに前記活性層に形成される
接点の幅に相当する開口幅を有する開口部を形成する工
程と、（４）前記クラッシュフィルムをエッチングする
工程と、（５）前記第一エッチングマスクを除去する工
程と、（６）前記（５）工程で得られた構造上に第二絶
縁体膜を蒸着させる工程と、（７）前記第二絶縁体膜上
に第二エッチングマスクを設け、該第二エッチングマス
クに前記第一エッチングマスクの開口部よりも幅広い開
口幅を有する開口部を形成する工程と、（８）第二絶縁
体膜をエッチングして電流接合孔を形成する工程と、そ
して（９）前記電流接合孔をメタリゼーションする工程
とからなることを特徴とするＭＩＳ集積回路の活性層上
に電流回路を設ける方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9008167A FR2664095B1 (fr) | 1990-06-28 | 1990-06-28 | Procede de fabrication d'un contact electrique sur un element actif d'un circuit integre mis. |
| FR9008167 | 1990-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04330720A true JPH04330720A (ja) | 1992-11-18 |
| JP3067847B2 JP3067847B2 (ja) | 2000-07-24 |
Family
ID=9398114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183142A Expired - Lifetime JP3067847B2 (ja) | 1990-06-28 | 1991-06-27 | Ｍｉｓ集積回路の活性層上に電気的接触を形成する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5246882A (ja) |
| EP (1) | EP0463972A1 (ja) |
| JP (1) | JP3067847B2 (ja) |
| FR (1) | FR2664095B1 (ja) |
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|---|---|---|---|---|
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| US5323047A (en) * | 1992-01-31 | 1994-06-21 | Sgs-Thomson Microelectronics, Inc. | Structure formed by a method of patterning a submicron semiconductor layer |
| US5807772A (en) * | 1992-06-09 | 1998-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming semiconductor device with bottom gate connected to source or drain |
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| KR960004079B1 (en) * | 1992-12-19 | 1996-03-26 | Lg Semicon Co Ltd | Contact hole forming method |
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| JPH10270555A (ja) * | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| RU2131631C1 (ru) * | 1997-04-18 | 1999-06-10 | Самсоненко Борис Николаевич | Способ изготовления полупроводниковых приборов |
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| JP4008133B2 (ja) * | 1998-12-25 | 2007-11-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4202502B2 (ja) | 1998-12-28 | 2008-12-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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|---|---|---|---|---|
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