JPH05267332A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05267332A JPH05267332A JP6017292A JP6017292A JPH05267332A JP H05267332 A JPH05267332 A JP H05267332A JP 6017292 A JP6017292 A JP 6017292A JP 6017292 A JP6017292 A JP 6017292A JP H05267332 A JPH05267332 A JP H05267332A
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- insulating film
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- gate electrode
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】本発明は、メタルソース／ドレイン構造を有す
るＭＯＳトランジスタを含む半導体装置の製造方法に関
し、ソース／ドレイン領域層を浅く形成した場合でも、
金属シリサイド膜とソース／ドレイン領域層とのコンタ
クト抵抗を低く保持することができる半導体装置の製造
方法の提供を目的とする。 【構成】一導電型の半導体基板２１上のゲート電極２４
をマスクとして反対導電型不純物を導入することにより
形成されたソース／ドレイン領域層26ａ，26ｂと、ゲー
ト電極２４の側壁絶縁膜２５とを有する半導体基板２１
の表面に露出するソース／ドレイン領域層26ａ，26ｂに
選択的に金属シリサイド膜27ａ，27ｂを形成する工程
と、エッチングバックにより選択的に除去された側壁絶
縁膜２５下部の半導体基板２１に選択的に反対導電型不
純物を導入し、金属シリサイド膜27ａ，27ｂに隣接する
領域の反対導電型不純物濃度を高める工程とを含み構成
する。
るＭＯＳトランジスタを含む半導体装置の製造方法に関
し、ソース／ドレイン領域層を浅く形成した場合でも、
金属シリサイド膜とソース／ドレイン領域層とのコンタ
クト抵抗を低く保持することができる半導体装置の製造
方法の提供を目的とする。 【構成】一導電型の半導体基板２１上のゲート電極２４
をマスクとして反対導電型不純物を導入することにより
形成されたソース／ドレイン領域層26ａ，26ｂと、ゲー
ト電極２４の側壁絶縁膜２５とを有する半導体基板２１
の表面に露出するソース／ドレイン領域層26ａ，26ｂに
選択的に金属シリサイド膜27ａ，27ｂを形成する工程
と、エッチングバックにより選択的に除去された側壁絶
縁膜２５下部の半導体基板２１に選択的に反対導電型不
純物を導入し、金属シリサイド膜27ａ，27ｂに隣接する
領域の反対導電型不純物濃度を高める工程とを含み構成
する。
Description
【０００１】 （目次） ・産業上の利用分野 ・従来の技術（図４，図５） ・発明が解決しようとする課題（図６） ・課題を解決するための手段 ・作用 ・実施例（図１〜図３） ・発明の効果
【０００２】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しく言えば、メタルソース／ドレイン構
造を有するＭＯＳトランジスタを含む半導体装置の製造
方法に関する。
に関し、更に詳しく言えば、メタルソース／ドレイン構
造を有するＭＯＳトランジスタを含む半導体装置の製造
方法に関する。
【０００３】
【従来の技術】近年、半導体集積回路装置の高性能化の
ための一つの手段として、コンタクト抵抗等の低減が要
望されている。このため、例えば、ＭＯＳトランジスタ
では、ソース／ドレイン領域層とソース／ドレイン電極
との間に金属シリサイド膜を介在させている。なお、こ
の様な構造をメタルソース／ドレイン構造という。
ための一つの手段として、コンタクト抵抗等の低減が要
望されている。このため、例えば、ＭＯＳトランジスタ
では、ソース／ドレイン領域層とソース／ドレイン電極
との間に金属シリサイド膜を介在させている。なお、こ
の様な構造をメタルソース／ドレイン構造という。
【０００４】図４（ａ）〜（ｃ）は、従来例の、メタル
ソース／ドレイン構造を有するＭＯＳトランジスタの製
造方法について説明する断面図である。図４（ａ）は、
ソース／ドレイン領域層を形成した後であって、金属シ
リサイド膜を形成する前の状態を示す断面図で、図中符
号１は一導電型のシリコン基板、２は素子分離領域のフ
ィールド絶縁膜、３はフィールド絶縁膜２に囲まれた素
子領域に形成されたゲート酸化膜、４はゲート酸化膜３
上のゲート電極で、ポリシリコン膜４ａとタングステン
シリサイド膜４ｂの２層の導電体膜からなっている。５
ａ，５ｂはゲート電極４をマスクとして低濃度の反対導
電型不純物を導入し、更に側壁の絶縁膜６をマスクとし
て高濃度の反対導電型不純物を導入することにより、ゲ
ート電極４の両側のシリコン基板１に形成されたＬＤＤ
構造のソース／ドレイン領域層である。
ソース／ドレイン構造を有するＭＯＳトランジスタの製
造方法について説明する断面図である。図４（ａ）は、
ソース／ドレイン領域層を形成した後であって、金属シ
リサイド膜を形成する前の状態を示す断面図で、図中符
号１は一導電型のシリコン基板、２は素子分離領域のフ
ィールド絶縁膜、３はフィールド絶縁膜２に囲まれた素
子領域に形成されたゲート酸化膜、４はゲート酸化膜３
上のゲート電極で、ポリシリコン膜４ａとタングステン
シリサイド膜４ｂの２層の導電体膜からなっている。５
ａ，５ｂはゲート電極４をマスクとして低濃度の反対導
電型不純物を導入し、更に側壁の絶縁膜６をマスクとし
て高濃度の反対導電型不純物を導入することにより、ゲ
ート電極４の両側のシリコン基板１に形成されたＬＤＤ
構造のソース／ドレイン領域層である。
【０００５】この様な状態で、まず、ソース／ドレイン
領域層５ａ，５ｂ各々の表面にチタン（Ｔｉ）をスパッ
タ等により堆積し、加熱処理を行ってチタンシリサイド
からなる金属シリサイド膜７ａ，７ｂを形成する。ここ
で、シリコン基板１内部における、金属シリサイド膜７
ａ，７ｂのゲート電極４側の端部Ａ及びその深さ方向の
先端はソース／ドレイン領域層５ａ，５ｂの導電型不純
物濃度のほぼ最大の位置にくるように形成されている
（図６（ａ））ので、金属シリサイド膜７ａ，７ｂとソ
ース／ドレイン領域層５ａ，５ｂとの間で良好なオーミ
ック接触が得られ、金属シリサイド膜７ａ，７ｂがコン
タクト抵抗を低減する働きをする。
領域層５ａ，５ｂ各々の表面にチタン（Ｔｉ）をスパッ
タ等により堆積し、加熱処理を行ってチタンシリサイド
からなる金属シリサイド膜７ａ，７ｂを形成する。ここ
で、シリコン基板１内部における、金属シリサイド膜７
ａ，７ｂのゲート電極４側の端部Ａ及びその深さ方向の
先端はソース／ドレイン領域層５ａ，５ｂの導電型不純
物濃度のほぼ最大の位置にくるように形成されている
（図６（ａ））ので、金属シリサイド膜７ａ，７ｂとソ
ース／ドレイン領域層５ａ，５ｂとの間で良好なオーミ
ック接触が得られ、金属シリサイド膜７ａ，７ｂがコン
タクト抵抗を低減する働きをする。
【０００６】次いで、全面に層間絶縁膜８を形成した
後、ソース／ドレイン領域層５ａ，５ｂ上の層間絶縁膜
８に開口部９ａ，９ｂを形成し、金属シリサイド膜７
ａ，７ｂを表出する。
後、ソース／ドレイン領域層５ａ，５ｂ上の層間絶縁膜
８に開口部９ａ，９ｂを形成し、金属シリサイド膜７
ａ，７ｂを表出する。
【０００７】次に、開口部９ａ，９ｂを被覆してＴｉ膜
／ＴｉＮ膜からなるバリアメタル膜10ａ，10ｂとバリア
メタル膜10ａ，10ｂ上のＡｌ配線層11ａ，11ｂを選択的
に形成すると、ＭＯＳトランジスタが完成する。
／ＴｉＮ膜からなるバリアメタル膜10ａ，10ｂとバリア
メタル膜10ａ，10ｂ上のＡｌ配線層11ａ，11ｂを選択的
に形成すると、ＭＯＳトランジスタが完成する。
【０００８】
【発明が解決しようとする課題】ところで、高密度化を
図るべく、パターンを微細化するため、ドーズ量は一定
にしておき、加速エネルギを低くしてイオン打ち込みを
行い、ソース／ドレイン領域層５ｃ，５ｄを浅く形成す
る場合がある（図５（ａ））。しかし、この場合におい
ては、続いて、金属シリサイド膜７ｃ，７ｄを形成する
（図５（ｂ））と、ソース／ドレイン領域層５ｃ，５ｄ
が浅いため、金属シリサイド膜７ｃ，７ｄのゲート電極
４側の端部Ｂの先端はソース／ドレイン領域層５ｃ，５
ｄの導電型不純物濃度の最大の位置を越えて低濃度の位
置にくる（図６（ｂ））。従って、図４（ｂ）〜（ｃ）
と同様な工程で作成された、図５（ｃ）に示すＭＯＳト
ランジスタのコンタクト抵抗はかえって増加してしまう
という問題がある。
図るべく、パターンを微細化するため、ドーズ量は一定
にしておき、加速エネルギを低くしてイオン打ち込みを
行い、ソース／ドレイン領域層５ｃ，５ｄを浅く形成す
る場合がある（図５（ａ））。しかし、この場合におい
ては、続いて、金属シリサイド膜７ｃ，７ｄを形成する
（図５（ｂ））と、ソース／ドレイン領域層５ｃ，５ｄ
が浅いため、金属シリサイド膜７ｃ，７ｄのゲート電極
４側の端部Ｂの先端はソース／ドレイン領域層５ｃ，５
ｄの導電型不純物濃度の最大の位置を越えて低濃度の位
置にくる（図６（ｂ））。従って、図４（ｂ）〜（ｃ）
と同様な工程で作成された、図５（ｃ）に示すＭＯＳト
ランジスタのコンタクト抵抗はかえって増加してしまう
という問題がある。
【０００９】本発明は、かかる従来技術の問題点に鑑み
て創作されたものであり、ソース／ドレイン領域層を浅
く形成した場合でも、金属シリサイド膜とソース／ドレ
イン領域層とのコンタクト抵抗を低く保持することがで
きる半導体装置の製造方法の提供を目的とする。
て創作されたものであり、ソース／ドレイン領域層を浅
く形成した場合でも、金属シリサイド膜とソース／ドレ
イン領域層とのコンタクト抵抗を低く保持することがで
きる半導体装置の製造方法の提供を目的とする。
【００１０】
【課題を解決するための手段】上記課題は、一導電型の
半導体基板上のゲート絶縁膜の上のゲート電極と、該ゲ
ート電極の両側の前記半導体基板に前記ゲート電極をマ
スクとして反対導電型不純物を導入することにより形成
されたソース／ドレイン領域層と、前記ゲート電極の側
壁絶縁膜とを有する前記半導体基板の表面に露出するソ
ース／ドレイン領域層に選択的に金属シリサイド膜を形
成する工程と、第１の絶縁膜と耐エッチング性塗布膜と
を順次形成する工程と、エッチバックにより前記耐エッ
チング性塗布膜の表層を除去して前記第１の絶縁膜又は
側壁絶縁膜を露出した後、前記耐エッチング性塗布膜を
マスクとして前記側壁絶縁膜を選択的に除去し、前記側
壁絶縁膜下部の半導体基板を表出する工程と、前記耐エ
ッチング性塗布膜及びゲート電極をマスクとして前記側
壁絶縁膜下部の半導体基板に選択的に反対導電型不純物
を導入し、前記金属シリサイド膜に隣接する領域の反対
導電型不純物濃度を高める工程と、前記耐エッチング性
塗布膜を除去した後、ソース／ドレイン領域層上，ゲー
ト電極上及び前記反対導電型不純物が導入された前記ゲ
ート電極の両側の半導体基板上を第２の絶縁膜により被
覆する工程と、前記ソース／ドレイン領域層の金属シリ
サイド膜上の第２の絶縁膜に開口部を形成した後、前記
金属シリサイド膜と接続してソース／ドレイン電極を形
成する工程とを有する半導体装置の製造方法によって達
成される。
半導体基板上のゲート絶縁膜の上のゲート電極と、該ゲ
ート電極の両側の前記半導体基板に前記ゲート電極をマ
スクとして反対導電型不純物を導入することにより形成
されたソース／ドレイン領域層と、前記ゲート電極の側
壁絶縁膜とを有する前記半導体基板の表面に露出するソ
ース／ドレイン領域層に選択的に金属シリサイド膜を形
成する工程と、第１の絶縁膜と耐エッチング性塗布膜と
を順次形成する工程と、エッチバックにより前記耐エッ
チング性塗布膜の表層を除去して前記第１の絶縁膜又は
側壁絶縁膜を露出した後、前記耐エッチング性塗布膜を
マスクとして前記側壁絶縁膜を選択的に除去し、前記側
壁絶縁膜下部の半導体基板を表出する工程と、前記耐エ
ッチング性塗布膜及びゲート電極をマスクとして前記側
壁絶縁膜下部の半導体基板に選択的に反対導電型不純物
を導入し、前記金属シリサイド膜に隣接する領域の反対
導電型不純物濃度を高める工程と、前記耐エッチング性
塗布膜を除去した後、ソース／ドレイン領域層上，ゲー
ト電極上及び前記反対導電型不純物が導入された前記ゲ
ート電極の両側の半導体基板上を第２の絶縁膜により被
覆する工程と、前記ソース／ドレイン領域層の金属シリ
サイド膜上の第２の絶縁膜に開口部を形成した後、前記
金属シリサイド膜と接続してソース／ドレイン電極を形
成する工程とを有する半導体装置の製造方法によって達
成される。
【００１１】
【作 用】本発明の半導体装置の製造方法によれば、側
壁絶縁膜を選択的に除去し、残存する耐エッチング性マ
スク及びゲート電極をマスクとして側壁絶縁膜下部の半
導体基板に選択的に反対導電型不純物を導入することに
より、金属シリサイド膜に隣接する領域のソース／ドレ
イン領域層の反対導電型不純物濃度を高めている。
壁絶縁膜を選択的に除去し、残存する耐エッチング性マ
スク及びゲート電極をマスクとして側壁絶縁膜下部の半
導体基板に選択的に反対導電型不純物を導入することに
より、金属シリサイド膜に隣接する領域のソース／ドレ
イン領域層の反対導電型不純物濃度を高めている。
【００１２】従って、ソース／ドレイン領域層を浅く形
成した場合、即ち、金属シリサイド膜のゲート電極４側
の端部の先端がソース／ドレイン領域層の導電型不純物
濃度の最大の位置を越えて低濃度の位置にくるようにな
った場合でも、金属シリサイド膜のゲート電極４側の端
部及びその深さ方向の先端での、ソース／ドレイン領域
層の反対導電型不純物濃度を高くすることができる。こ
れにより、金属シリサイド膜とソース／ドレイン領域層
とのコンタクト抵抗を低く保持することができる。
成した場合、即ち、金属シリサイド膜のゲート電極４側
の端部の先端がソース／ドレイン領域層の導電型不純物
濃度の最大の位置を越えて低濃度の位置にくるようにな
った場合でも、金属シリサイド膜のゲート電極４側の端
部及びその深さ方向の先端での、ソース／ドレイン領域
層の反対導電型不純物濃度を高くすることができる。こ
れにより、金属シリサイド膜とソース／ドレイン領域層
とのコンタクト抵抗を低く保持することができる。
【００１３】
【実施例】次に、図面を参照しながら本発明の実施例に
ついて説明する。図１（ａ）〜（ｄ），図２（ｅ）〜
（ｇ）は本発明の実施例のメタルソース／ドレイン構造
を有するＭＯＳトランジスタの作成方法について説明す
る断面図である。
ついて説明する。図１（ａ）〜（ｄ），図２（ｅ）〜
（ｇ）は本発明の実施例のメタルソース／ドレイン構造
を有するＭＯＳトランジスタの作成方法について説明す
る断面図である。
【００１４】図１（ａ）は、ソース／ドレイン領域層を
形成した後であって、金属シリサイド膜を形成する前の
状態を示す断面図で、図中符号２１はｎ型（一導電型）
のシリコン基板（半導体基板）、２２は素子分離領域に
選択酸化により形成された膜厚約3500Åのシリコン酸化
膜からなるフィールド絶縁膜、２３はフィールド絶縁膜
２２に囲まれた素子領域に形成された膜厚約８０Åのゲ
ート酸化膜、２４はゲート酸化膜２３上のゲート電極
で、膜厚約５００Åのポリシリコン膜24ａと膜厚約1500
Åのタングステンシリサイド膜24ｂの２層の膜からなっ
ている。２５はゲート電極２４を被覆する膜厚約1200Å
の側壁絶縁膜である。26ａ，26ｂはゲート電極２４の両
側のシリコン基板２１にボロンを導入することにより形
成されたＬＤＤ構造を有するｐ型（反対導電型）のソー
ス／ドレイン（Ｓ／Ｄ）領域層で、ボロンは、まず、ゲ
ート電極２４をマスクとして加速エネルギ６０ＫｅＶ，
ドーズ量１×１０13ｃｍ-2の条件で、次いで、ゲート電
極２４及び側壁絶縁膜２５をマスクとして加速エネルギ
２０ＫｅＶ，ドーズ量２×１０15ｃｍ-2の条件で、ＢＦ
2 + 粒子を用いたイオン注入により導入されている。
形成した後であって、金属シリサイド膜を形成する前の
状態を示す断面図で、図中符号２１はｎ型（一導電型）
のシリコン基板（半導体基板）、２２は素子分離領域に
選択酸化により形成された膜厚約3500Åのシリコン酸化
膜からなるフィールド絶縁膜、２３はフィールド絶縁膜
２２に囲まれた素子領域に形成された膜厚約８０Åのゲ
ート酸化膜、２４はゲート酸化膜２３上のゲート電極
で、膜厚約５００Åのポリシリコン膜24ａと膜厚約1500
Åのタングステンシリサイド膜24ｂの２層の膜からなっ
ている。２５はゲート電極２４を被覆する膜厚約1200Å
の側壁絶縁膜である。26ａ，26ｂはゲート電極２４の両
側のシリコン基板２１にボロンを導入することにより形
成されたＬＤＤ構造を有するｐ型（反対導電型）のソー
ス／ドレイン（Ｓ／Ｄ）領域層で、ボロンは、まず、ゲ
ート電極２４をマスクとして加速エネルギ６０ＫｅＶ，
ドーズ量１×１０13ｃｍ-2の条件で、次いで、ゲート電
極２４及び側壁絶縁膜２５をマスクとして加速エネルギ
２０ＫｅＶ，ドーズ量２×１０15ｃｍ-2の条件で、ＢＦ
2 + 粒子を用いたイオン注入により導入されている。
【００１５】この様な状態で、まず、図１（ｂ）に示す
ように、Ｓ／Ｄ領域層26ａ，26ｂ各々の表面に膜厚約３
５０Åのチタン（Ｔｉ）膜をスパッタ等により堆積し、
温度６００℃の加熱処理を行ってチタンシリサイドから
なる金属シリサイド膜27ａ，27ｂを形成する。このと
き、金属シリサイド膜27ａ，27ｂの、ゲート電極２４側
のシリコン基板２１内部の端部Ｃにおける、深さ方向の
先端は、Ｓ／Ｄ領域層26ａ，26ｂのボロン濃度の最大の
位置よりも深いところの低い濃度の位置にある（図３の
２点鎖線で示す）。
ように、Ｓ／Ｄ領域層26ａ，26ｂ各々の表面に膜厚約３
５０Åのチタン（Ｔｉ）膜をスパッタ等により堆積し、
温度６００℃の加熱処理を行ってチタンシリサイドから
なる金属シリサイド膜27ａ，27ｂを形成する。このと
き、金属シリサイド膜27ａ，27ｂの、ゲート電極２４側
のシリコン基板２１内部の端部Ｃにおける、深さ方向の
先端は、Ｓ／Ｄ領域層26ａ，26ｂのボロン濃度の最大の
位置よりも深いところの低い濃度の位置にある（図３の
２点鎖線で示す）。
【００１６】次いで、全面に膜厚約５００Åのシリコン
酸化膜からなる第１の絶縁膜２８をＣＶＤ法により形成
し、更に第１の絶縁膜２８上に膜厚約１μｍのレジスト
膜（耐エッチング性塗布膜）２９を塗布法により形成す
る（図１（ｃ））。
酸化膜からなる第１の絶縁膜２８をＣＶＤ法により形成
し、更に第１の絶縁膜２８上に膜厚約１μｍのレジスト
膜（耐エッチング性塗布膜）２９を塗布法により形成す
る（図１（ｃ））。
【００１７】次に、Ｏ2 ガスによりレジスト膜２９をエ
ッチバックし、第１の絶縁膜２８を表出する。続いて、
ＣＦ4 ／Ｈ2 ガスにより、第１の絶縁膜２８及び側壁絶
縁膜２６を選択的にエッチング・除去し、側壁絶縁膜２
６下部のシリコン基板２１を表出する（図１（ｄ））。
ッチバックし、第１の絶縁膜２８を表出する。続いて、
ＣＦ4 ／Ｈ2 ガスにより、第１の絶縁膜２８及び側壁絶
縁膜２６を選択的にエッチング・除去し、側壁絶縁膜２
６下部のシリコン基板２１を表出する（図１（ｄ））。
【００１８】次いで、膜厚約５０Åのスルー酸化膜３０
を熱酸化により形成する。次いで、スルー酸化膜３０を
介してシリコン基板２１に選択的にボロン（反対導電型
不純物）粒子を、加速エネルギ２０ＫｅＶ，ドーズ量１
×１０13〜２×１０15ｃｍ-2の条件で、ＢＦ2 + 粒子を
用いたイオン注入により導入し、金属シリサイド膜27
ａ，27ｂに隣接する領域のＳ／Ｄ領域層26ａ，26ｂのボ
ロン濃度を高める（図２（ｅ））。このときの金属シリ
サイド膜27ａ，27ｂの、ゲート電極２４側のシリコン基
板２１内部の端部Ｃの、深さ方向の先端近傍におけるボ
ロン濃度分布を図３に示す。図３に示すように、金属シ
リサイド膜27ａ，27ｂの先端部はボロン濃度の高い部分
と接触するようになる。これにより、Ｓ／Ｄ領域層26
ａ，26ｂとの間のコンタクト状態が改善されて、コンタ
クト抵抗が低下する。なお、金属シリサイド膜27ａ，27
ｂの端部Ｃの先端部だけでなく、端部Ｃの側部であっ
て、金属シリサイド膜27ａ，27ｂとゲート電極２４との
間のシリコン基板２１の表層の濃度を高める効果もあ
る。
を熱酸化により形成する。次いで、スルー酸化膜３０を
介してシリコン基板２１に選択的にボロン（反対導電型
不純物）粒子を、加速エネルギ２０ＫｅＶ，ドーズ量１
×１０13〜２×１０15ｃｍ-2の条件で、ＢＦ2 + 粒子を
用いたイオン注入により導入し、金属シリサイド膜27
ａ，27ｂに隣接する領域のＳ／Ｄ領域層26ａ，26ｂのボ
ロン濃度を高める（図２（ｅ））。このときの金属シリ
サイド膜27ａ，27ｂの、ゲート電極２４側のシリコン基
板２１内部の端部Ｃの、深さ方向の先端近傍におけるボ
ロン濃度分布を図３に示す。図３に示すように、金属シ
リサイド膜27ａ，27ｂの先端部はボロン濃度の高い部分
と接触するようになる。これにより、Ｓ／Ｄ領域層26
ａ，26ｂとの間のコンタクト状態が改善されて、コンタ
クト抵抗が低下する。なお、金属シリサイド膜27ａ，27
ｂの端部Ｃの先端部だけでなく、端部Ｃの側部であっ
て、金属シリサイド膜27ａ，27ｂとゲート電極２４との
間のシリコン基板２１の表層の濃度を高める効果もあ
る。
【００１９】次に、Ｓ／Ｄ領域層26ａ，26ｂ上，ゲート
電極２４上及びボロンが導入されたゲート電極２４の両
側のシリコン基板２１上を、膜厚約3000ÅのＳＯＧ膜
（第２の絶縁膜）からなる層間絶縁膜（第２の絶縁膜）
３１を塗布法により形成する。続いて、Ｓ／Ｄ領域層26
ａ，26ｂ上方の層間絶縁膜３１，スルー酸化膜３０及び
第１の絶縁膜２８を貫通する開口部32ａ，32ｂを形成
し、金属シリサイド膜27ａ，27ｂを表出する（図２
（ｆ））。
電極２４上及びボロンが導入されたゲート電極２４の両
側のシリコン基板２１上を、膜厚約3000ÅのＳＯＧ膜
（第２の絶縁膜）からなる層間絶縁膜（第２の絶縁膜）
３１を塗布法により形成する。続いて、Ｓ／Ｄ領域層26
ａ，26ｂ上方の層間絶縁膜３１，スルー酸化膜３０及び
第１の絶縁膜２８を貫通する開口部32ａ，32ｂを形成
し、金属シリサイド膜27ａ，27ｂを表出する（図２
（ｆ））。
【００２０】次に、金属シリサイド膜27ａ，27ｂと接続
するように開口部32ａ，32ｂを被覆してチタン（Ｔｉ）
膜／窒化チタン（ＴｉＮ）膜からなるバリアメタル膜33
ａ，33ｂとバリアメタル膜33ａ，33ｂ上のＡｌ配線層34
ａ，34ｂを選択的に形成すると、ＭＯＳトランジスタが
完成する（図２（ｇ））。
するように開口部32ａ，32ｂを被覆してチタン（Ｔｉ）
膜／窒化チタン（ＴｉＮ）膜からなるバリアメタル膜33
ａ，33ｂとバリアメタル膜33ａ，33ｂ上のＡｌ配線層34
ａ，34ｂを選択的に形成すると、ＭＯＳトランジスタが
完成する（図２（ｇ））。
【００２１】以上のように、本発明の実施例によれば、
側壁絶縁膜２５を選択的に除去した後、側壁絶縁膜２５
下部のシリコン基板２１に選択的にボロンを導入し、金
属シリサイド膜27ａ，27ｂに隣接する領域のＳ／Ｄ領域
層26ａ，26ｂのボロン濃度を高めているので、Ｓ／Ｄ領
域層26ａ，26ｂを浅く形成した場合、即ち、金属シリサ
イド膜27ａ，27ｂのゲート電極２４側の端部の先端がＳ
／Ｄ領域層26ａ，26ｂのボロン濃度の最大の位置を越え
て低濃度の位置にくるようになった場合でも、金属シリ
サイド膜27ａ，27ｂのゲート電極２４側の端部及びその
深さ方向の先端での、Ｓ／Ｄ領域層26ａ，26ｂのボロン
濃度を高くすることができる。これにより、金属シリサ
イド膜27ａ，27ｂとＳ／Ｄ領域層26ａ，26ｂとのコンタ
クト抵抗を低く保持することができる。
側壁絶縁膜２５を選択的に除去した後、側壁絶縁膜２５
下部のシリコン基板２１に選択的にボロンを導入し、金
属シリサイド膜27ａ，27ｂに隣接する領域のＳ／Ｄ領域
層26ａ，26ｂのボロン濃度を高めているので、Ｓ／Ｄ領
域層26ａ，26ｂを浅く形成した場合、即ち、金属シリサ
イド膜27ａ，27ｂのゲート電極２４側の端部の先端がＳ
／Ｄ領域層26ａ，26ｂのボロン濃度の最大の位置を越え
て低濃度の位置にくるようになった場合でも、金属シリ
サイド膜27ａ，27ｂのゲート電極２４側の端部及びその
深さ方向の先端での、Ｓ／Ｄ領域層26ａ，26ｂのボロン
濃度を高くすることができる。これにより、金属シリサ
イド膜27ａ，27ｂとＳ／Ｄ領域層26ａ，26ｂとのコンタ
クト抵抗を低く保持することができる。
【００２２】なお、上記の実施例では、ｎ型のシリコン
基板２１を用いているが、ｎ型の埋込み層を用いてもよ
い。また、ｎ型のシリコン基板２１の代わりにｐ型のシ
リコン基板やｐ型の埋込み層を用いてもよい。この場
合、Ｓ／Ｄ領域層26ａ，26ｂはｎ型となり、反対導電型
不純物として砒素（Ａｓ）や燐（Ｐ）を用いることがで
きる。
基板２１を用いているが、ｎ型の埋込み層を用いてもよ
い。また、ｎ型のシリコン基板２１の代わりにｐ型のシ
リコン基板やｐ型の埋込み層を用いてもよい。この場
合、Ｓ／Ｄ領域層26ａ，26ｂはｎ型となり、反対導電型
不純物として砒素（Ａｓ）や燐（Ｐ）を用いることがで
きる。
【００２３】なお、上記の実施例では、金属シリサイド
膜27ａ，27ｂとしてチタンシリサイド膜を用いている
が、タングステンその他のシリサイド膜を用いてもよ
い。
膜27ａ，27ｂとしてチタンシリサイド膜を用いている
が、タングステンその他のシリサイド膜を用いてもよ
い。
【００２４】
【発明の効果】以上のように、本発明の半導体装置の製
造方法によれば、側壁絶縁膜を選択的に除去して表出し
た、側壁絶縁膜下部の半導体基板に選択的に反対導電型
不純物を導入し、金属シリサイド膜に隣接する領域のＳ
／Ｄ領域層の反対導電型不純物濃度を高めている。
造方法によれば、側壁絶縁膜を選択的に除去して表出し
た、側壁絶縁膜下部の半導体基板に選択的に反対導電型
不純物を導入し、金属シリサイド膜に隣接する領域のＳ
／Ｄ領域層の反対導電型不純物濃度を高めている。
【００２５】従って、Ｓ／Ｄ領域層を浅く形成すること
による金属シリサイド膜との接合部での反対導電型不純
物濃度の低下を補償して、金属シリサイド膜とＳ／Ｄ領
域層とのコンタクト抵抗を低く保持することができる。
による金属シリサイド膜との接合部での反対導電型不純
物濃度の低下を補償して、金属シリサイド膜とＳ／Ｄ領
域層とのコンタクト抵抗を低く保持することができる。
【図１】本発明の実施例のメタルソース／ドレイン構造
を有するＭＯＳトランジスタの製造方法について説明す
る断面図（その１）である。
を有するＭＯＳトランジスタの製造方法について説明す
る断面図（その１）である。
【図２】本発明の実施例のメタルソース／ドレイン構造
を有するＭＯＳトランジスタの製造方法について説明す
る断面図（その２）である。
を有するＭＯＳトランジスタの製造方法について説明す
る断面図（その２）である。
【図３】本発明の実施例の導電型不純物濃度の補償につ
いて説明する図である。
いて説明する図である。
【図４】従来例のメタルソース／ドレイン構造を有する
ＭＯＳトランジスタの製造方法について説明する断面図
である。
ＭＯＳトランジスタの製造方法について説明する断面図
である。
【図５】他の従来例のメタルソース／ドレイン構造を有
するＭＯＳトランジスタの製造方法について説明する断
面図である。
するＭＯＳトランジスタの製造方法について説明する断
面図である。
【図６】従来例の問題点について説明する図である。
２１ シリコン基板（半導体基板）、 ２２ フィールド絶縁膜、 ２３ ゲート酸化膜、 ２４ ゲート電極、 24ａ ポリシリコン膜、 24ｂ タングステンシリサイド膜、 ２５ 側壁絶縁膜、 26ａ，26ｂ Ｓ／Ｄ領域層、 27ａ，27ｂ 金属シリサイド膜、 ２８ 第１の絶縁膜、 ２９ レジスト膜（耐エッチング性塗布膜）、 ３０ スルー酸化膜、 ３１ 層間絶縁膜、 32ａ，32ｂ 開口部、 33ａ，33ｂ バリアメタル膜、 34ａ，34ｂ Ａｌ配線層。
Claims (1)
- 【請求項１】 一導電型の半導体基板上のゲート絶縁膜
の上のゲート電極と、該ゲート電極の両側の前記半導体
基板に前記ゲート電極をマスクとして反対導電型不純物
を導入することにより形成されたソース／ドレイン領域
層と、前記ゲート電極の側壁絶縁膜とを有する前記半導
体基板の表面に露出するソース／ドレイン領域層に選択
的に金属シリサイド膜を形成する工程と、 第１の絶縁膜と耐エッチング性塗布膜とを順次形成する
工程と、 エッチバックにより前記耐エッチング性塗布膜の表層を
除去して前記第１の絶縁膜又は側壁絶縁膜を露出した
後、前記耐エッチング性塗布膜をマスクとして前記側壁
絶縁膜を選択的に除去し、前記側壁絶縁膜下部の半導体
基板を表出する工程と、 前記耐エッチング性塗布膜及びゲート電極をマスクとし
て前記側壁絶縁膜下部の半導体基板に選択的に反対導電
型不純物を導入し、前記金属シリサイド膜に隣接する領
域の反対導電型不純物濃度を高める工程と、 前記耐エッチング性塗布膜を除去した後、ソース／ドレ
イン領域層上，ゲート電極上及び前記反対導電型不純物
が導入された前記ゲート電極の両側の半導体基板上を第
２の絶縁膜により被覆する工程とを有する半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6017292A JPH05267332A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6017292A JPH05267332A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267332A true JPH05267332A (ja) | 1993-10-15 |
Family
ID=13134479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6017292A Withdrawn JPH05267332A (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129870A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | 半導体装置の製造方法 |
-
1992
- 1992-03-17 JP JP6017292A patent/JPH05267332A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129870A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |