JPH04330731A - ヘテロ接合バイポーラトランジスタの集積回路 - Google Patents
ヘテロ接合バイポーラトランジスタの集積回路Info
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- JPH04330731A JPH04330731A JP3100871A JP10087191A JPH04330731A JP H04330731 A JPH04330731 A JP H04330731A JP 3100871 A JP3100871 A JP 3100871A JP 10087191 A JP10087191 A JP 10087191A JP H04330731 A JPH04330731 A JP H04330731A
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- Japan
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- vcsub
- heterojunction bipolar
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合バイポーラト
ランジスタの集積回路に関するものである。
ランジスタの集積回路に関するものである。
【０００２】
【従来の技術】ＩＩＩ−Ｖ化合物半導体、特にＡｌＧａ
Ａｓ／ＧａＡｓ系の半導体におけるエピタキシャル成長
技術を中心として、従来では実現が難しかった高性能ヘ
テロ接合デバイスが実現されている。そのなかでも、ヘ
テロ接合バイポーラトランジスタ （ＨＢＴ）は、バ
イポーラトランジスタの有する高負荷駆動能力という特
徴と、ヘテロ接合を利用することにより実現される高濃
度ベースドーピングによる高速動作という特徴を兼ね備
え、従来の各種デバイスを凌駕する超高速デバイスとし
て脚光を浴びている。
Ａｓ／ＧａＡｓ系の半導体におけるエピタキシャル成長
技術を中心として、従来では実現が難しかった高性能ヘ
テロ接合デバイスが実現されている。そのなかでも、ヘ
テロ接合バイポーラトランジスタ （ＨＢＴ）は、バ
イポーラトランジスタの有する高負荷駆動能力という特
徴と、ヘテロ接合を利用することにより実現される高濃
度ベースドーピングによる高速動作という特徴を兼ね備
え、従来の各種デバイスを凌駕する超高速デバイスとし
て脚光を浴びている。
【０００３】さて、ヘテロ接合バイポーラトランジスタ
を用いた回路を構成する際に問題となってくるのが、素
子間の電気的結合である。一般に広く用いられているシ
リコンのバイポーラトランジスタでは、素子間の分離は
ｐｎ接合を用いて行っているため、例えばその素子間の
リーク電流はｐｎ接合の逆バイアス状態の電流となり、
その値は無視できるほどに小さい。それに対し、ヘテロ
接合バイポーラトランジスタでは、例えばＧａＡｓやＩ
ｎＰの半絶縁性基板が提供できるので、それを用いてデ
バイスを作製するならば、基板・ヘテロ接合バイポーラ
トランジスタ間の容量が、ｐｎ接合のそれに比べて小と
できる。その特徴を生かして、半絶縁性基板上でのヘテ
ロ接合バイポーラトランジスタの試作が行われてきた。 しかしながら、素子数がＭＳＩ程度からＬＳＩ程度へと
増加し、素子間距離が近接してくると、それによる雑音
成分、およびリーク電流が徐々に大きくなり、動作不良
を起こすようになる。
を用いた回路を構成する際に問題となってくるのが、素
子間の電気的結合である。一般に広く用いられているシ
リコンのバイポーラトランジスタでは、素子間の分離は
ｐｎ接合を用いて行っているため、例えばその素子間の
リーク電流はｐｎ接合の逆バイアス状態の電流となり、
その値は無視できるほどに小さい。それに対し、ヘテロ
接合バイポーラトランジスタでは、例えばＧａＡｓやＩ
ｎＰの半絶縁性基板が提供できるので、それを用いてデ
バイスを作製するならば、基板・ヘテロ接合バイポーラ
トランジスタ間の容量が、ｐｎ接合のそれに比べて小と
できる。その特徴を生かして、半絶縁性基板上でのヘテ
ロ接合バイポーラトランジスタの試作が行われてきた。 しかしながら、素子数がＭＳＩ程度からＬＳＩ程度へと
増加し、素子間距離が近接してくると、それによる雑音
成分、およびリーク電流が徐々に大きくなり、動作不良
を起こすようになる。
【０００４】そこで、種々の素子分離法が提案されてい
る。従来の素子分離手段としては、エピタキシャル成長
層を除去することで素子間の分離を行うメサエッチング
法や、溝形成による分離法、不活性イオン注入による結
晶破壊法が試みられている。
る。従来の素子分離手段としては、エピタキシャル成長
層を除去することで素子間の分離を行うメサエッチング
法や、溝形成による分離法、不活性イオン注入による結
晶破壊法が試みられている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
メサエッチング法では、半絶縁性基板上に素子を集積化
しているため、素子間分離は完全ではなかった。溝形成
による分離法では、溝を形成することに伴う工程の増加
、及び面積の増大、平坦化の複雑さ、そして半絶縁性基
板を用いることに伴うリーク成分の存在等、問題が多い
。また、不活性種のイオン注入法では、デバイスの界面
を半導体内部に作り込んでしまうことによる安定性の向
上、及び各ヘテロ接合バイポーラトランジスタ間を接続
する配線間の容易な平坦化の特徴は有るが、結晶を破壊
することによる深い準位の形成、及び結局は半絶縁性基
板を使用していることによるリーク成分の存在など、問
題点は依然として残されていた。
メサエッチング法では、半絶縁性基板上に素子を集積化
しているため、素子間分離は完全ではなかった。溝形成
による分離法では、溝を形成することに伴う工程の増加
、及び面積の増大、平坦化の複雑さ、そして半絶縁性基
板を用いることに伴うリーク成分の存在等、問題が多い
。また、不活性種のイオン注入法では、デバイスの界面
を半導体内部に作り込んでしまうことによる安定性の向
上、及び各ヘテロ接合バイポーラトランジスタ間を接続
する配線間の容易な平坦化の特徴は有るが、結晶を破壊
することによる深い準位の形成、及び結局は半絶縁性基
板を使用していることによるリーク成分の存在など、問
題点は依然として残されていた。
【０００６】以上より、ヘテロ接合バイポーラトランジ
スタに於いては、充分な素子間分離のための手段は講じ
られていなかった。本発明は、かかる従来技術の問題点
を解決するためになされたもので、素子特性の劣化を極
力押さえながら、充分な素子間分離を行うことのできる
ヘテロ接合バイポーラトランジスタの集積回路を提供す
ることを目的とする。
スタに於いては、充分な素子間分離のための手段は講じ
られていなかった。本発明は、かかる従来技術の問題点
を解決するためになされたもので、素子特性の劣化を極
力押さえながら、充分な素子間分離を行うことのできる
ヘテロ接合バイポーラトランジスタの集積回路を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】本発明は、ヘテロ接合バ
イポーラトランジスタの集積回路において、ヘテロ接合
バイポーラトランジスタ中を信号伝搬するキャリアと相
対するキヤリアを発生せしめる不純物をその基板に混入
させ、ヘテロ接合バイポーラトランジスタと基板間、ま
たは隣接する素子同志を、空乏層を介して分離すること
で、素子間の雑音の低減、及び各素子間リーク成分を減
少させることを特徴とするものである。
イポーラトランジスタの集積回路において、ヘテロ接合
バイポーラトランジスタ中を信号伝搬するキャリアと相
対するキヤリアを発生せしめる不純物をその基板に混入
させ、ヘテロ接合バイポーラトランジスタと基板間、ま
たは隣接する素子同志を、空乏層を介して分離すること
で、素子間の雑音の低減、及び各素子間リーク成分を減
少させることを特徴とするものである。
【０００８】すなわち本発明は、化合物半導体の基板上
に、第１導電型のサブコレクタ層およびコレクタ層、第
２導電型のベース層、および第１導電型のエミッタ層お
よびエミッタキャップ層が順次形成されたヘテロ接合バ
イポーラトランジスタの集積回路において、上記基板は
、第２導電型を有し、且つ、 ＷＳｕｂ ＞｛２εｓ （Ｖｂ ｉ
±ＶＣＳｕｂ）／ｑ・ＮＢ ｝１／２ …（１）（
但し、式（１）において符号は、サブコレクタ層の多数
キャリアが電子のとき＋、正孔のとき−）
｜ＶＣＳｕｂ｜＜・εＳ ・Ｅｍ ２ ／（２
・ｑ・ＮＢ ） …（２）（但し、式（１）
、（２）において ｑ ：単位電荷 εＳ ：半導体の誘電率Ｖｂｉ
：拡散電位 ＶＣＳｕｂ ：コレクタ層・基板間電圧ＮＢ
：＝ＮＳＣ・ＮＳｕｂ ／（Ｎｓｃ
＋ＮＳｕｂ ）ここで、ＮＳＣ：サブコレクタ層の不純
物密度ＮＳｕｂ ：基板の不純物密度 ＷＳｕｂ サブコレクタ層・基板間の空乏
層幅Ｅｍ 実験的にあらかじめ与えら
れる最大電界強度 である。）の、式（１），（２）で表わされるよう、上
記基板の不純物密度：ＮＳｕｂ 、および基板・サブコ
レクタ層間電圧：ＶＣＳｕｂが設定されていることを特
徴とした。
に、第１導電型のサブコレクタ層およびコレクタ層、第
２導電型のベース層、および第１導電型のエミッタ層お
よびエミッタキャップ層が順次形成されたヘテロ接合バ
イポーラトランジスタの集積回路において、上記基板は
、第２導電型を有し、且つ、 ＷＳｕｂ ＞｛２εｓ （Ｖｂ ｉ
±ＶＣＳｕｂ）／ｑ・ＮＢ ｝１／２ …（１）（
但し、式（１）において符号は、サブコレクタ層の多数
キャリアが電子のとき＋、正孔のとき−）
｜ＶＣＳｕｂ｜＜・εＳ ・Ｅｍ ２ ／（２
・ｑ・ＮＢ ） …（２）（但し、式（１）
、（２）において ｑ ：単位電荷 εＳ ：半導体の誘電率Ｖｂｉ
：拡散電位 ＶＣＳｕｂ ：コレクタ層・基板間電圧ＮＢ
：＝ＮＳＣ・ＮＳｕｂ ／（Ｎｓｃ
＋ＮＳｕｂ ）ここで、ＮＳＣ：サブコレクタ層の不純
物密度ＮＳｕｂ ：基板の不純物密度 ＷＳｕｂ サブコレクタ層・基板間の空乏
層幅Ｅｍ 実験的にあらかじめ与えら
れる最大電界強度 である。）の、式（１），（２）で表わされるよう、上
記基板の不純物密度：ＮＳｕｂ 、および基板・サブコ
レクタ層間電圧：ＶＣＳｕｂが設定されていることを特
徴とした。
【０００９】
【作用】本発明によれば、サブコレクタ層と基板の間、
および各ヘテロ接合バポーラトランジスタの間に空乏層
が形成されるので、素子間を近接させヘテロ接合バイポ
ーラトランジスタを集積化した際に問題となってくる雑
音成分、リーク成分を押さえることが可能となる。
および各ヘテロ接合バポーラトランジスタの間に空乏層
が形成されるので、素子間を近接させヘテロ接合バイポ
ーラトランジスタを集積化した際に問題となってくる雑
音成分、リーク成分を押さえることが可能となる。
【００１０】
【実施例】図１には本発明によって実施されるヘテロ接
合バイポーラトランジスタの構成を示す。構成としては
、基板１上に、ｎ＋ サブコレクタ層２、ｎコレクタ層
３、ｐ＋ ＧａＡｓベース層４、ｎエミッタ層５、ｎ＋
エミッタキャップ層６が順次形成された構造となって
いる。電極としては、サブコレクタ層２上にコレクタ電
極７１、ベース層４上にベース電極７２、エミッタキャ
ップ層６上にエミッタ電極７３が順次形成されて、オー
ミック電極となった構成を用いている。電源電圧として
は、ＶＥ がエミッタ電圧、ＶＢ がベース電圧、ＶＣ
がコレクタ電圧、ＶＳｕｂ が基板電圧であり、コレ
クタ・基板間電圧ＶＣＳｕｂは、ＶＣＳｕｂ＝ＶＣ ±
ＶＳｕｂ （符号は、サブコレクタ層２の多数キャリア
が電子のとき＋、正孔のとき−）で与えられる。実際の
構成としては、サブコレクタ層２に対し基板１の不純物
密度が一般に低い構成を用いることとなるため、空乏層
が基板１方向に拡がる。
合バイポーラトランジスタの構成を示す。構成としては
、基板１上に、ｎ＋ サブコレクタ層２、ｎコレクタ層
３、ｐ＋ ＧａＡｓベース層４、ｎエミッタ層５、ｎ＋
エミッタキャップ層６が順次形成された構造となって
いる。電極としては、サブコレクタ層２上にコレクタ電
極７１、ベース層４上にベース電極７２、エミッタキャ
ップ層６上にエミッタ電極７３が順次形成されて、オー
ミック電極となった構成を用いている。電源電圧として
は、ＶＥ がエミッタ電圧、ＶＢ がベース電圧、ＶＣ
がコレクタ電圧、ＶＳｕｂ が基板電圧であり、コレ
クタ・基板間電圧ＶＣＳｕｂは、ＶＣＳｕｂ＝ＶＣ ±
ＶＳｕｂ （符号は、サブコレクタ層２の多数キャリア
が電子のとき＋、正孔のとき−）で与えられる。実際の
構成としては、サブコレクタ層２に対し基板１の不純物
密度が一般に低い構成を用いることとなるため、空乏層
が基板１方向に拡がる。
【００１１】さて、先に挙げた式（１）は、コレクタ・
基板間の耐圧を考えた基板１の不純物密度ＮＳｕｂ と
、コレクタ・基板間電圧ＶＣＳｕｂの関係である。ここ
で、式（１）に含まれている実験的に与えられる最大電
界強度Ｅｍ は、一例として階段接合の場合について、
Ｓ．Ｍ．ＳｚｅとＧ．Ｇｉｂｂｏｎｓらによるアプライ
ドフィジックスレターズ（Ａｐｐｌｉｅｄ Ｐｈｙｓ
ｉｃｓ Ｌｅｔｔｅｒｓ）のＶｏｌ．８、ｐ．１１１
、１９６６年版に挙げている。この論文より引用したＧ
ａＡｓの段階ｐｎ接合の電界強度と不純物密度の関係を
図２に示す。 例えば不純物密度ＮＢ が１０１６ｃｍ−３では電界強
度は５×１０５ Ｖ／ｃｍとなり、最大の基板・サブコ
レクタ間電圧ＶＣＳｕｂとしては９０Ｖ程度の電圧とな
る。本発明では、コレクタ・サブコレクタ間電圧をこの
電圧以下にすることが重要となる。ここで、一般にサブ
コレクタ層の電圧は、直流的には電源電圧程度、過渡的
な電圧を考えると、最大で電源電圧の２倍程度にまで上
昇する点を考え、特に回路的には過大な電圧上昇を抑え
ること、基板・サブコレクタ間電圧ＶＣＳｕｂとしては
高めの電圧を設定することも必要である。
基板間の耐圧を考えた基板１の不純物密度ＮＳｕｂ と
、コレクタ・基板間電圧ＶＣＳｕｂの関係である。ここ
で、式（１）に含まれている実験的に与えられる最大電
界強度Ｅｍ は、一例として階段接合の場合について、
Ｓ．Ｍ．ＳｚｅとＧ．Ｇｉｂｂｏｎｓらによるアプライ
ドフィジックスレターズ（Ａｐｐｌｉｅｄ Ｐｈｙｓ
ｉｃｓ Ｌｅｔｔｅｒｓ）のＶｏｌ．８、ｐ．１１１
、１９６６年版に挙げている。この論文より引用したＧ
ａＡｓの段階ｐｎ接合の電界強度と不純物密度の関係を
図２に示す。 例えば不純物密度ＮＢ が１０１６ｃｍ−３では電界強
度は５×１０５ Ｖ／ｃｍとなり、最大の基板・サブコ
レクタ間電圧ＶＣＳｕｂとしては９０Ｖ程度の電圧とな
る。本発明では、コレクタ・サブコレクタ間電圧をこの
電圧以下にすることが重要となる。ここで、一般にサブ
コレクタ層の電圧は、直流的には電源電圧程度、過渡的
な電圧を考えると、最大で電源電圧の２倍程度にまで上
昇する点を考え、特に回路的には過大な電圧上昇を抑え
ること、基板・サブコレクタ間電圧ＶＣＳｕｂとしては
高めの電圧を設定することも必要である。
【００１２】本発明による回路設計を行い、且つ特に基
板上に直接接触しない形で配線を設ける設計を行うなら
ば、上記で考えてきた点に関し具体的な特徴も生ずる。 一例としては、配線間の適当な構成により設けた容量を
一度充電し、それに接続するすべてのヘテロ接合バイポ
ーラトランジスタ、及びそれと基板間はｐｎ接合の逆バ
イアスのリーク電流成分のみしか存在しない構成が可能
となる。これにより回路を構成したなら、容量の電荷保
持特性が各段に良好となることで、ダイナミック回路の
低周波付近での動作も可能となり、回路構成に一つ付加
価値を与えることとなる。また、アナログ回路としても
、電圧変動の小さい、より正確な情報の取り扱いが可能
な回路が得られる。
板上に直接接触しない形で配線を設ける設計を行うなら
ば、上記で考えてきた点に関し具体的な特徴も生ずる。 一例としては、配線間の適当な構成により設けた容量を
一度充電し、それに接続するすべてのヘテロ接合バイポ
ーラトランジスタ、及びそれと基板間はｐｎ接合の逆バ
イアスのリーク電流成分のみしか存在しない構成が可能
となる。これにより回路を構成したなら、容量の電荷保
持特性が各段に良好となることで、ダイナミック回路の
低周波付近での動作も可能となり、回路構成に一つ付加
価値を与えることとなる。また、アナログ回路としても
、電圧変動の小さい、より正確な情報の取り扱いが可能
な回路が得られる。
【００１３】なお本発明における一つの問題点として、
サブコレクタ・基板間容量の増大に伴う高速性の阻害が
考えられるが、基板を低不純物密度化して空乏層を充分
に大とし、かつ発明の条件を満足する範囲内でサブコレ
クタ・基板間電圧を大とすることで、完全とはいえない
が、充分に解決が可能となる。
サブコレクタ・基板間容量の増大に伴う高速性の阻害が
考えられるが、基板を低不純物密度化して空乏層を充分
に大とし、かつ発明の条件を満足する範囲内でサブコレ
クタ・基板間電圧を大とすることで、完全とはいえない
が、充分に解決が可能となる。
【００１４】
【発明の効果】以上の通り本発明では、サブコレクタ層
と基板の間、および各ヘテロ接合バイポーラトランジス
タ間に空乏層が形成されるので、素子間を近接させヘテ
ロ接合バイポーラトランジスタを集積化した際に問題と
なってくる雑音成分、リーク成分を押さえることが可能
となる。
と基板の間、および各ヘテロ接合バイポーラトランジス
タ間に空乏層が形成されるので、素子間を近接させヘテ
ロ接合バイポーラトランジスタを集積化した際に問題と
なってくる雑音成分、リーク成分を押さえることが可能
となる。
【図１】本発明により実現されるヘテロ接合バイポーラ
トランジスタの断面図である。
トランジスタの断面図である。
【図２】アプライドフィッジクスレターズ（Ａｐｐｌｉ
ｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ）に挙げら
れている実験的な階段接合において、不純物密度ＮＢ
と、最大電界強度Ｅｍ の関係を示す図である。
ｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ）に挙げら
れている実験的な階段接合において、不純物密度ＮＢ
と、最大電界強度Ｅｍ の関係を示す図である。
１…化学半導体の基板
２…ｎ＋ サブコレクタ層
３…ｎコレクタ層
４…ｐ＋ ＧａＡｓベース層
５…ｎエミッタ層
６…ｎ＋ エミッタキャップ層
Claims (1)
- 【請求項１】 化合物半導体の基板上に、第１導電型
のサブコレクタ層およびコレクタ層、第２導電型のベー
ス層、および第１導電型のエミッタ層およびエミッタキ
ャップ層が順次形成されたヘテロ接合バイポーラトラン
ジスタの集積回路において、前記基板は、第２導電型を
有し、且つ、 ＷＳｕｂ ＞｛２εＳ （Ｖｂ ｉ
±ＶＣＳｕｂ）／ｑ・ＮＢ ｝１／２ …（１）（
但し、式（１）において符号は、サブコレクタ層の多数
キャリアが電子のとき＋、正孔のとき−）
｜ＶＣＳｕｂ｜＜εＳ ・Ｅｍ ２ ／（２・ｑ・
ＮＢ ） …（２）（但し、式（１
）、（２）において ｑ ：単位電荷 εＳ ：半導体の誘電率Ｖｂｉ
：拡散電位 ＶＣＳｕｂ ：コレクタ層・基板間電圧ＮＢ
：＝ＮＳＣ・ＮＳｕｂ ／（ＮＳＣ
＋ＮＳｕｂ ）ここで、ＮＳＣ ：サブコレクタ層の
不純物密度ＮＳｕｂ ：基板の不純物密度 ＷＳｕｂ ：サブコレクタ層・基板間の空
乏層幅Ｅｍ ：実験的にあらかじめ与
えられる最大電界強度 である。）の、式（１），（２）で表わされるよう、前
記基板の不純物密度：ＮＳｕｂ 、および基板・サブコ
レクタ層間電圧：ＶＣＳｕｂが設定されていることを特
徴としたヘテロ接合バイポーラトランジスタの集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100871A JPH04330731A (ja) | 1991-05-02 | 1991-05-02 | ヘテロ接合バイポーラトランジスタの集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100871A JPH04330731A (ja) | 1991-05-02 | 1991-05-02 | ヘテロ接合バイポーラトランジスタの集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04330731A true JPH04330731A (ja) | 1992-11-18 |
Family
ID=14285382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3100871A Pending JPH04330731A (ja) | 1991-05-02 | 1991-05-02 | ヘテロ接合バイポーラトランジスタの集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04330731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2424760A (en) * | 2005-03-29 | 2006-10-04 | Agilent Technologies Inc | Semiconductor circuits |
-
1991
- 1991-05-02 JP JP3100871A patent/JPH04330731A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2424760A (en) * | 2005-03-29 | 2006-10-04 | Agilent Technologies Inc | Semiconductor circuits |
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