JPH04330765A - 誘電体基板の製造方法 - Google Patents
誘電体基板の製造方法Info
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- JPH04330765A JPH04330765A JP10079191A JP10079191A JPH04330765A JP H04330765 A JPH04330765 A JP H04330765A JP 10079191 A JP10079191 A JP 10079191A JP 10079191 A JP10079191 A JP 10079191A JP H04330765 A JPH04330765 A JP H04330765A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は誘電体分離基板に係り、
特に、支持体上に形成された単結晶シリコンウエハが絶
縁膜によって複数の素子形成領域に分割された誘電体分
離基板とその製造方法及び誘電体分離基板を用いて形成
された半導体集積回路装置に関する。
特に、支持体上に形成された単結晶シリコンウエハが絶
縁膜によって複数の素子形成領域に分割された誘電体分
離基板とその製造方法及び誘電体分離基板を用いて形成
された半導体集積回路装置に関する。
【０００２】
【従来の技術】ＬＳＩは基板上に多数の半導体素子が集
積されて構成されており、これらＬＳＩのうち素子間の
絶縁耐圧が数十Ｖ〜数百Ｖと大きな高耐圧のものでは、
それぞれの半導体素子を酸化膜のような絶縁膜で完全に
分離する必要があるところから、基板として誘電体分離
基板が用いられている。誘電体分離基板を形成するに際
しては、多結晶シリコンから成る支持体の表面に、誘電
膜を介して単結晶シリコンウエハを接合し、この単結晶
シリコンウエハに複数の半導体形成領域を形成する構造
が採用されている。ところが従来の誘電体分離基板では
、単結晶シリコンと多結晶シリコンの熱膨張係数の違い
から基板に反りや歪みが発生するという問題があった。 そこで、特開昭６１−５９８５２号公報に記載されてい
るように、支持体を単結晶シリコンで構成すると共にこ
の支持体に誘電体膜を介して単結晶シリコンウエハを接
合したものが提案されている。ところがこの構造の場合
には、単結晶シリコンウエハに複数の素子形成領域を形
成するに際して、素子形成領域の周囲に分離溝を形成し
、この分離溝内に絶縁膜を介して多結晶シリコンを充填
する構成が採用されているため、分離溝へ多結晶シリコ
ンを堆積したり、単結晶シリコンウエハの表面を平担化
するのに多くの時間を要するという不具合がある。 すなわち分離溝の幅を狭くすると分離溝を形成するのが
困難であり、逆に分離溝の幅を広くすると分離溝内に多
結晶シリコンを堆積するのに時間がかかることになる。 更に各素子形成領域の周囲に形成された分離溝のうち各
素子形成領域の四隅に対応した溝は他の分離溝の溝より
も幅が広いため、各四隅に対応した溝の中央部において
多結晶シリコンを堆積した際に凹部が形成されることが
ある。この凹部を埋めるには他の部分に多量の多結晶シ
リコンを堆積させなければならず、後の工程で多結晶シ
リコンを除去するのに時間を要することになる。そこで
、特開平１−１８７９４４号公報に記載されているよう
に、分離溝のうち素子形成領域の四隅に対応した各領域
の中央部にピラーを配置し、分離溝内に多結晶シリコン
を堆積する際に、素子形成領域の四隅に対応した分離溝
内に凹部が形成されるのを防止するようにしたものが提
案されている。
積されて構成されており、これらＬＳＩのうち素子間の
絶縁耐圧が数十Ｖ〜数百Ｖと大きな高耐圧のものでは、
それぞれの半導体素子を酸化膜のような絶縁膜で完全に
分離する必要があるところから、基板として誘電体分離
基板が用いられている。誘電体分離基板を形成するに際
しては、多結晶シリコンから成る支持体の表面に、誘電
膜を介して単結晶シリコンウエハを接合し、この単結晶
シリコンウエハに複数の半導体形成領域を形成する構造
が採用されている。ところが従来の誘電体分離基板では
、単結晶シリコンと多結晶シリコンの熱膨張係数の違い
から基板に反りや歪みが発生するという問題があった。 そこで、特開昭６１−５９８５２号公報に記載されてい
るように、支持体を単結晶シリコンで構成すると共にこ
の支持体に誘電体膜を介して単結晶シリコンウエハを接
合したものが提案されている。ところがこの構造の場合
には、単結晶シリコンウエハに複数の素子形成領域を形
成するに際して、素子形成領域の周囲に分離溝を形成し
、この分離溝内に絶縁膜を介して多結晶シリコンを充填
する構成が採用されているため、分離溝へ多結晶シリコ
ンを堆積したり、単結晶シリコンウエハの表面を平担化
するのに多くの時間を要するという不具合がある。 すなわち分離溝の幅を狭くすると分離溝を形成するのが
困難であり、逆に分離溝の幅を広くすると分離溝内に多
結晶シリコンを堆積するのに時間がかかることになる。 更に各素子形成領域の周囲に形成された分離溝のうち各
素子形成領域の四隅に対応した溝は他の分離溝の溝より
も幅が広いため、各四隅に対応した溝の中央部において
多結晶シリコンを堆積した際に凹部が形成されることが
ある。この凹部を埋めるには他の部分に多量の多結晶シ
リコンを堆積させなければならず、後の工程で多結晶シ
リコンを除去するのに時間を要することになる。そこで
、特開平１−１８７９４４号公報に記載されているよう
に、分離溝のうち素子形成領域の四隅に対応した各領域
の中央部にピラーを配置し、分離溝内に多結晶シリコン
を堆積する際に、素子形成領域の四隅に対応した分離溝
内に凹部が形成されるのを防止するようにしたものが提
案されている。
【０００３】
【発明が解決しようとする課題】しかしながら、分離溝
が交叉する部位の中央にピラーを配置する構成では、半
導体集積回路の分離溝は通常数μｍ以下と非常に微細で
あるところから、ピラーを素子形成領域と分離した状態
で形成しても、その後の洗浄工程などにおいてピラーが
破損し易く、分離溝内に多結晶シリコンなどを堆積する
際の歩留まりが低下するという不具合がある。特に高耐
圧、大電流を扱うパワーＩＣにおいては、分離溝は数１
０μｍの深さがあるところから、この問題はより顕著と
なる。また分離溝が交叉する部位の中央に半導体材料に
よるピラーを配置することは、数μｍの精密な加工が要
求され、精度の問題からも分離溝の間隔をウエハ内で均
一に一定とすることは困難である。また分離溝としてＴ
字型のものを形成するものも提案されているが、分離溝
としてＴ字型のものを形成する方法では、ＩＣ素子のレ
イアウトの自由度が低下し、ＩＣのチップサイズを小型
化するのが困難となる。 本発明の目的は、単結晶シ
リコンウエハを複数の素子形成領域に分割するための分
離溝内に充填物を均一に堆積することができる誘電体分
離基板とその製造方法及び誘電体分離基板を用いた半導
体集積回路装置を提供することにある。
が交叉する部位の中央にピラーを配置する構成では、半
導体集積回路の分離溝は通常数μｍ以下と非常に微細で
あるところから、ピラーを素子形成領域と分離した状態
で形成しても、その後の洗浄工程などにおいてピラーが
破損し易く、分離溝内に多結晶シリコンなどを堆積する
際の歩留まりが低下するという不具合がある。特に高耐
圧、大電流を扱うパワーＩＣにおいては、分離溝は数１
０μｍの深さがあるところから、この問題はより顕著と
なる。また分離溝が交叉する部位の中央に半導体材料に
よるピラーを配置することは、数μｍの精密な加工が要
求され、精度の問題からも分離溝の間隔をウエハ内で均
一に一定とすることは困難である。また分離溝としてＴ
字型のものを形成するものも提案されているが、分離溝
としてＴ字型のものを形成する方法では、ＩＣ素子のレ
イアウトの自由度が低下し、ＩＣのチップサイズを小型
化するのが困難となる。 本発明の目的は、単結晶シ
リコンウエハを複数の素子形成領域に分割するための分
離溝内に充填物を均一に堆積することができる誘電体分
離基板とその製造方法及び誘電体分離基板を用いた半導
体集積回路装置を提供することにある。
【０００４】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、第１の基板として、支持体に絶縁膜を介
して接合された単結晶シリコンウエハが複数の領域に分
割され、各領域が多角形形状の素子形成領域に形成され
、各素子形成領域の周囲のうち各素子形成領域の各角部
に対応した隅のほぼ中央部の各領域を除いた領域に他の
素子形成領域との境界を示す分離溝が形成され、各分離
溝内に絶縁膜を介して充填物が堆積され、各素子形成領
域が分離溝内の絶縁物を間にして互いに電気的に絶縁さ
れ、前記中央部の領域が各素子形成領域から分離した単
結晶シリコン領域として形成されている誘電体分離基板
を構成したものである。
に、本発明は、第１の基板として、支持体に絶縁膜を介
して接合された単結晶シリコンウエハが複数の領域に分
割され、各領域が多角形形状の素子形成領域に形成され
、各素子形成領域の周囲のうち各素子形成領域の各角部
に対応した隅のほぼ中央部の各領域を除いた領域に他の
素子形成領域との境界を示す分離溝が形成され、各分離
溝内に絶縁膜を介して充填物が堆積され、各素子形成領
域が分離溝内の絶縁物を間にして互いに電気的に絶縁さ
れ、前記中央部の領域が各素子形成領域から分離した単
結晶シリコン領域として形成されている誘電体分離基板
を構成したものである。
【０００５】第２の基板として、支持体に絶縁膜を介し
て接合された単結晶シリコンウエハが複数の素子形成領
域に分割され、各素子形成領域の周囲のうち各素子形成
領域の四隅に対応したほぼ中央部の各領域を除いた領域
に他の素子形成領域との境界を示す分離溝が形成され、
各分離溝内に絶縁膜を介して充填物が堆積され、各素子
形成領域が分離溝を間にして互いに電気的に絶縁され、
前記中央部の領域が各素子形成領域から分離した単結晶
シリコン領域として形成されている誘電体分離基板を構
成したものである。
て接合された単結晶シリコンウエハが複数の素子形成領
域に分割され、各素子形成領域の周囲のうち各素子形成
領域の四隅に対応したほぼ中央部の各領域を除いた領域
に他の素子形成領域との境界を示す分離溝が形成され、
各分離溝内に絶縁膜を介して充填物が堆積され、各素子
形成領域が分離溝を間にして互いに電気的に絶縁され、
前記中央部の領域が各素子形成領域から分離した単結晶
シリコン領域として形成されている誘電体分離基板を構
成したものである。
【０００６】第１または第２の基板を含む第３の基板と
して、絶縁性充填物はシリコン酸化膜で構成されている
誘電体分離基板を構成したものである。
して、絶縁性充填物はシリコン酸化膜で構成されている
誘電体分離基板を構成したものである。
【０００７】第１の製造方法として、支持体上に絶縁膜
を介して単結晶シリコンウエハを接合し、単結晶シリコ
ンウエハの表面に絶縁膜を形成し、この絶縁膜を残すパ
ターンとして、単結晶シリコンウエハを複数の領域に分
割し、かつ各領域を多角形形状の素子形成領域に形成し
、さらに各素子形成領域の周囲のうち各素子形成領域の
各角部に対応した隅の各領域を介して各素子形成領域を
互いに接続するマスクパターンを形成し、絶縁膜を剥離
するパターンとして、領域と各素子形成領域の周囲のう
ち各素子形成領域の各角部に対応した隅の領域を除いた
領域に形成されて他の素子形成領域との境界を示す剥離
パターンを形成し、各パターンに従って単結晶シリコン
ウエハ表面の絶縁膜にエッチング処理を施し、エッチン
グ処理された単結晶シリコンウエハのうち絶縁膜の剥離
された領域に分離溝を形成し、単結晶シリコンウエハ表
面の絶縁膜を除去した後各分離溝の壁面に絶縁膜を形成
し、この絶縁膜の形成により各素子形成領域を絶縁膜を
介して互いに電気的に分離し、その後各分離溝内に充填
物を堆積し、続いて単結晶シリコンウエハの表面を平担
にする誘電体基板の製造方法を採用したものである。
を介して単結晶シリコンウエハを接合し、単結晶シリコ
ンウエハの表面に絶縁膜を形成し、この絶縁膜を残すパ
ターンとして、単結晶シリコンウエハを複数の領域に分
割し、かつ各領域を多角形形状の素子形成領域に形成し
、さらに各素子形成領域の周囲のうち各素子形成領域の
各角部に対応した隅の各領域を介して各素子形成領域を
互いに接続するマスクパターンを形成し、絶縁膜を剥離
するパターンとして、領域と各素子形成領域の周囲のう
ち各素子形成領域の各角部に対応した隅の領域を除いた
領域に形成されて他の素子形成領域との境界を示す剥離
パターンを形成し、各パターンに従って単結晶シリコン
ウエハ表面の絶縁膜にエッチング処理を施し、エッチン
グ処理された単結晶シリコンウエハのうち絶縁膜の剥離
された領域に分離溝を形成し、単結晶シリコンウエハ表
面の絶縁膜を除去した後各分離溝の壁面に絶縁膜を形成
し、この絶縁膜の形成により各素子形成領域を絶縁膜を
介して互いに電気的に分離し、その後各分離溝内に充填
物を堆積し、続いて単結晶シリコンウエハの表面を平担
にする誘電体基板の製造方法を採用したものである。
【０００８】第２の製造として、支持体上に絶縁膜を介
して単結晶シリコンウエハを接合し、単結晶シリコンウ
エハの表面に絶縁膜を形成し、この絶縁膜を残すパター
ンとして、単結晶シリコンウエハを複数の素子形成領域
に分割し、かつ各素子形成領域の周囲のうち各素子形成
領域の四隅に対応した各領域を介して各素子形成領域を
互いに接続するマスクパターンを形成し、絶縁膜を剥離
するパターンとして、領域と各素子形成領域の周囲のう
ち各素子形成領域の四隅に対応した各領域を除いた領域
に形成されて他の素子形成領域との境界を示す剥離パタ
ーンを形成し、各パターンに従って単結晶シリコンウエ
ハ表面の絶縁膜にエッチング処理を施し、エッチング処
理された単結晶シリコンウエハのうち絶縁膜の剥離され
た領域に分離溝を形成し、単結晶シリコンウエハ表面の
絶縁膜を除去した後各分割溝の壁面に絶縁膜を形成し、
この絶縁膜の形成により各素子形成領域を絶縁膜を介し
て互いに電気的に分離し、その後各分離溝内に充填物を
堆積し、続いて単結晶シリコンウエハの表面を平担にす
る誘電体基板の製造方法を採用したものである。
して単結晶シリコンウエハを接合し、単結晶シリコンウ
エハの表面に絶縁膜を形成し、この絶縁膜を残すパター
ンとして、単結晶シリコンウエハを複数の素子形成領域
に分割し、かつ各素子形成領域の周囲のうち各素子形成
領域の四隅に対応した各領域を介して各素子形成領域を
互いに接続するマスクパターンを形成し、絶縁膜を剥離
するパターンとして、領域と各素子形成領域の周囲のう
ち各素子形成領域の四隅に対応した各領域を除いた領域
に形成されて他の素子形成領域との境界を示す剥離パタ
ーンを形成し、各パターンに従って単結晶シリコンウエ
ハ表面の絶縁膜にエッチング処理を施し、エッチング処
理された単結晶シリコンウエハのうち絶縁膜の剥離され
た領域に分離溝を形成し、単結晶シリコンウエハ表面の
絶縁膜を除去した後各分割溝の壁面に絶縁膜を形成し、
この絶縁膜の形成により各素子形成領域を絶縁膜を介し
て互いに電気的に分離し、その後各分離溝内に充填物を
堆積し、続いて単結晶シリコンウエハの表面を平担にす
る誘電体基板の製造方法を採用したものである。
【０００９】第１の装置として、第１，第２または第３
の誘電体分離基板上に半導体素子が形成されている半導
体集積回路装置を構成したものである。
の誘電体分離基板上に半導体素子が形成されている半導
体集積回路装置を構成したものである。
【００１０】第２の装置として、第１または第３の方法
によって製造された誘電体分離基板上に半導体素子が形
成されている半導体集積回路装置を構成したものである
。
によって製造された誘電体分離基板上に半導体素子が形
成されている半導体集積回路装置を構成したものである
。
【００１１】
【作用】上記した手段によれば、各素子形成領域の各角
部に対応した隅のほぼ中央部の各領域あるいは各素子形
成領域の四隅に対応したほぼ中央部の各領域には各素子
形成領域から分離した単結晶シリコン領域が形成されて
いるため、一定の堆積量ですべての分離溝を完全に充填
することができ、製造時間を短縮することができると共
に絶縁性充填物の堆積量を少なくすることができる。
部に対応した隅のほぼ中央部の各領域あるいは各素子形
成領域の四隅に対応したほぼ中央部の各領域には各素子
形成領域から分離した単結晶シリコン領域が形成されて
いるため、一定の堆積量ですべての分離溝を完全に充填
することができ、製造時間を短縮することができると共
に絶縁性充填物の堆積量を少なくすることができる。
【００１２】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は誘電体分離基板の製造方法を説明するた
めの工程図であり、図２は図１に示す製造方法によって
製造された誘電体分離基板の要部平面図である。図１及
び図２において、誘電体分離基板を製造するに際して、
まず単結晶シリコンウエハ１０を用意する（ａ）。次い
で単結晶シリコンウエハで構成された支持体１２を用意
し、この支持体１２の表面及び裏面に酸化シリコンから
成る絶縁膜１４，１６を約２μｍを形成する。この後支
持体１２と単結晶シリコン１０とを絶縁膜１６を介して
張り合せ、これらに高温の熱処理を加えて２枚のシリコ
ンウエハを接合する（ｂ）。次に、単結晶シリコン１０
の不要な部分を研磨あるいはエッチング法によって除去
し、単結晶シリコン１０を所望の電気特性を有する半導
体素子を形成するに必要な厚み約３０μｍの単結晶シリ
コン薄膜とする。この後単結晶シリコン１０の表面に、
この後のエッチング工程で単結晶シリコン１０の表面を
マスクするための酸化膜１８を約２μｍ形成する（ｃ）
。この酸化膜１８を形成するに際しては、（Ｃ）に示さ
れるように、酸化膜１８を残すパターンとして、単結晶
シリコン１０を複数の素子形成領域に分割し、各素子形
成領域の四隅を連結部２２、単結晶シリコン領域２４を
介して接続するマスクパターン２６を形成し、酸化膜１
８を剥離するパターンとして、各素子形成領域２０の境
界を示す剥離パターン２８を形成する。この剥離パター
ン２８は分離溝を形成する際に、各分離溝の幅が一定と
なる様に形成する。
明する。図１は誘電体分離基板の製造方法を説明するた
めの工程図であり、図２は図１に示す製造方法によって
製造された誘電体分離基板の要部平面図である。図１及
び図２において、誘電体分離基板を製造するに際して、
まず単結晶シリコンウエハ１０を用意する（ａ）。次い
で単結晶シリコンウエハで構成された支持体１２を用意
し、この支持体１２の表面及び裏面に酸化シリコンから
成る絶縁膜１４，１６を約２μｍを形成する。この後支
持体１２と単結晶シリコン１０とを絶縁膜１６を介して
張り合せ、これらに高温の熱処理を加えて２枚のシリコ
ンウエハを接合する（ｂ）。次に、単結晶シリコン１０
の不要な部分を研磨あるいはエッチング法によって除去
し、単結晶シリコン１０を所望の電気特性を有する半導
体素子を形成するに必要な厚み約３０μｍの単結晶シリ
コン薄膜とする。この後単結晶シリコン１０の表面に、
この後のエッチング工程で単結晶シリコン１０の表面を
マスクするための酸化膜１８を約２μｍ形成する（ｃ）
。この酸化膜１８を形成するに際しては、（Ｃ）に示さ
れるように、酸化膜１８を残すパターンとして、単結晶
シリコン１０を複数の素子形成領域に分割し、各素子形
成領域の四隅を連結部２２、単結晶シリコン領域２４を
介して接続するマスクパターン２６を形成し、酸化膜１
８を剥離するパターンとして、各素子形成領域２０の境
界を示す剥離パターン２８を形成する。この剥離パター
ン２８は分離溝を形成する際に、各分離溝の幅が一定と
なる様に形成する。
【００１３】次に、エッチング工程に移り、酸化膜１８
のうちマスクパターン２６に対応した部位を残して剥離
パターン２８の部位を剥離し、このとき各素子形成領域
２０は連結部２２、単結晶シリコン領域２０を介して互
いに接続されている。この後ドライエッチングなどの方
法を用いて剥離パターン２８に対応した部位に深さ約３
０μｍの分離溝３０を形成する（ｄ）。更にこのとき単
結晶シリコン１０の表面から酸化膜１８を除去する。こ
のときの状態が（Ｄ）に示されている。このとき各分離
溝３０は同一の幅で形成され、各素子形成領域の四隅は
連結部２２、単結晶シリコン領域２４を介して接続され
ている。すなわち各分離溝は互いに交叉することなく、
素子形成領域２０の周囲のうち単結晶シリコン領域２４
の領域を除いて分離溝３０が形成されている。
のうちマスクパターン２６に対応した部位を残して剥離
パターン２８の部位を剥離し、このとき各素子形成領域
２０は連結部２２、単結晶シリコン領域２０を介して互
いに接続されている。この後ドライエッチングなどの方
法を用いて剥離パターン２８に対応した部位に深さ約３
０μｍの分離溝３０を形成する（ｄ）。更にこのとき単
結晶シリコン１０の表面から酸化膜１８を除去する。こ
のときの状態が（Ｄ）に示されている。このとき各分離
溝３０は同一の幅で形成され、各素子形成領域の四隅は
連結部２２、単結晶シリコン領域２４を介して接続され
ている。すなわち各分離溝は互いに交叉することなく、
素子形成領域２０の周囲のうち単結晶シリコン領域２４
の領域を除いて分離溝３０が形成されている。
【００１４】次に、各分離溝３０の壁面に酸化シリコン
から成る絶縁膜３２を約２μｍ形成する（ｅ）。このと
き分離溝３０は酸化膜３２の形成によってその幅が狭く
なると共に、酸化膜３２の酸化作用によって各素子形成
領域２０の周囲及び単結晶シリコン領域２４の周囲が浸
食され、各素子形成領域２０が絶縁膜３２を介して互い
に電気的に分離される。すなわち連結部２２の幅は狭い
ので絶縁膜３２の酸化作用によって浸食され、単結晶シ
リコン領域２４が各素子形成領域２０と絶縁膜３２を介
して電気的に分離される。単結晶シリコン領域２４は連
結部２２を介して各素子形成領域２０に接続された状態
から各素子形成領域２０に分離されるため、各素子形成
領域２０から分離されるときに折れたりすることはない
。そして分離溝３０の壁面及び各素子形成領域２０の表
面に絶縁膜３２が形成されると単結晶シリコン１０の表
面は（Ｅ）に示されるような状態となる。この後気相成
長（ＣＶＤ）法により分離溝３０内に多結晶シリコン３
４を堆積する（ｆ）。この場合各分離溝３０はすべて同
一の寸法に形成されているので、一定の堆積時間ですべ
ての分離溝３０内に多結晶シリコン３４を均一に堆積さ
せることができる。すなわち各素子形成領域２０の四隅
には単結晶シリコン領域２４が形成されているので、分
離溝３０内に凹部が形成されることなく多結晶シリコン
３４を堆積させることができる。この後単結晶シリコン
１０の表面に形成された不用の多結晶シリコン３４及び
絶縁膜３２を除去し、単結晶シリコン１０の表面を平担
にすることにより（ｇ）、図２に示されるような誘電体
分離基板３６が形成される。
から成る絶縁膜３２を約２μｍ形成する（ｅ）。このと
き分離溝３０は酸化膜３２の形成によってその幅が狭く
なると共に、酸化膜３２の酸化作用によって各素子形成
領域２０の周囲及び単結晶シリコン領域２４の周囲が浸
食され、各素子形成領域２０が絶縁膜３２を介して互い
に電気的に分離される。すなわち連結部２２の幅は狭い
ので絶縁膜３２の酸化作用によって浸食され、単結晶シ
リコン領域２４が各素子形成領域２０と絶縁膜３２を介
して電気的に分離される。単結晶シリコン領域２４は連
結部２２を介して各素子形成領域２０に接続された状態
から各素子形成領域２０に分離されるため、各素子形成
領域２０から分離されるときに折れたりすることはない
。そして分離溝３０の壁面及び各素子形成領域２０の表
面に絶縁膜３２が形成されると単結晶シリコン１０の表
面は（Ｅ）に示されるような状態となる。この後気相成
長（ＣＶＤ）法により分離溝３０内に多結晶シリコン３
４を堆積する（ｆ）。この場合各分離溝３０はすべて同
一の寸法に形成されているので、一定の堆積時間ですべ
ての分離溝３０内に多結晶シリコン３４を均一に堆積さ
せることができる。すなわち各素子形成領域２０の四隅
には単結晶シリコン領域２４が形成されているので、分
離溝３０内に凹部が形成されることなく多結晶シリコン
３４を堆積させることができる。この後単結晶シリコン
１０の表面に形成された不用の多結晶シリコン３４及び
絶縁膜３２を除去し、単結晶シリコン１０の表面を平担
にすることにより（ｇ）、図２に示されるような誘電体
分離基板３６が形成される。
【００１５】前記実施例においては各素子形成領域２０
の四隅に対応した部位に単結晶シリコン領域２４を形成
するものについて述べたが、図３及び図４に示されるよ
うに、単結晶シリコン１０を３つの素子形成領域２０に
分割し、各素子形成領域２０の間に分離溝３０と単結晶
シリコン領域２４を形成することも可能であり、図５及
び図６に示されるように、単結晶シリコン１０を２つの
素子形成領域２０に分割し、各素子形成領域２０の境界
に分離溝３０を形成すると共に単結晶シリコン領域２４
を形成することも可能である。この場合各誘電体分離基
板を形成した状態の要部平面図を図４及び図６に示す。 前記各実施例においても、前記実施例と同様に、各分離
溝が互いに交叉することなく形成されているため、各分
離溝３０内に多結晶シリコン３４を均一に充填させるこ
とができる。また前記実施例と同様に、多結晶シリコン
３４の堆積量を少なくすることができ、堆積時間及びそ
の後に多結晶シリコンを除去するためのドライエッチン
グ工程におけるドライエッチング時間を短縮することが
できる。
の四隅に対応した部位に単結晶シリコン領域２４を形成
するものについて述べたが、図３及び図４に示されるよ
うに、単結晶シリコン１０を３つの素子形成領域２０に
分割し、各素子形成領域２０の間に分離溝３０と単結晶
シリコン領域２４を形成することも可能であり、図５及
び図６に示されるように、単結晶シリコン１０を２つの
素子形成領域２０に分割し、各素子形成領域２０の境界
に分離溝３０を形成すると共に単結晶シリコン領域２４
を形成することも可能である。この場合各誘電体分離基
板を形成した状態の要部平面図を図４及び図６に示す。 前記各実施例においても、前記実施例と同様に、各分離
溝が互いに交叉することなく形成されているため、各分
離溝３０内に多結晶シリコン３４を均一に充填させるこ
とができる。また前記実施例と同様に、多結晶シリコン
３４の堆積量を少なくすることができ、堆積時間及びそ
の後に多結晶シリコンを除去するためのドライエッチン
グ工程におけるドライエッチング時間を短縮することが
できる。
【００１６】また前記各実施例において、分離溝を充填
する材料として多結晶シリコン３４を用いたが、他の材
料、例えばシリコン酸化膜などを用いることも可能であ
る。
する材料として多結晶シリコン３４を用いたが、他の材
料、例えばシリコン酸化膜などを用いることも可能であ
る。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
単結晶シリコンウエハに複数の素子形成領域を形成する
に際して、各素子形成領域の境界となる分離溝を交叉さ
せることなく各分離溝間に単結晶シリコン領域を形成す
るようにしたため、分離溝の幅をすべて同一の幅にする
ことができ、分離溝内に充填物を均一に堆積させること
ができ、充填物の堆積量を少なくすることができると共
に充填物の堆積時間及び充填物の除去時間を短縮するこ
とができ、生産コストの向上に寄与することができる。 また半導体素子を構成する素子のレイアウトの自由度を
失なうこともないので、半導体素子のチップサイズが大
きくなるのを防止することができる。
単結晶シリコンウエハに複数の素子形成領域を形成する
に際して、各素子形成領域の境界となる分離溝を交叉さ
せることなく各分離溝間に単結晶シリコン領域を形成す
るようにしたため、分離溝の幅をすべて同一の幅にする
ことができ、分離溝内に充填物を均一に堆積させること
ができ、充填物の堆積量を少なくすることができると共
に充填物の堆積時間及び充填物の除去時間を短縮するこ
とができ、生産コストの向上に寄与することができる。 また半導体素子を構成する素子のレイアウトの自由度を
失なうこともないので、半導体素子のチップサイズが大
きくなるのを防止することができる。
【図１】誘電体分離基板の製造方法を説明するための工
程図である。
程図である。
【図２】誘電体分離基板の要部平面図である。
【図３】本発明の他の実施例を示す誘電体分離基板の要
部平面図である。
部平面図である。
【図４】図３の完成後の状態を示す要部平面図である。
【図５】本発明の更に他の実施例を示す要部平面図であ
る。
る。
【図６】図５に示すものの完成後の状態を示す要部平面
図である。
図である。
１０ 単結晶シリコンウエハ
１２ 支持体
１４，１６ 絶縁膜
１８ 酸化膜
２０ 素子形成領域
２２ 連結部
２４ 単結晶シリコン領域
２６ マスクパターン
２８ 剥離パターン
３０ 分離溝
３２ 絶縁膜
Claims (7)
- 【請求項１】 支持体に絶縁膜を介して接合された単
結晶シリコンウエハが複数の領域に分割され、各領域が
多角形形状の素子形成領域に形成され、各素子形成領域
の周囲のうち各素子形成領域の各角部に対応した隅のほ
ぼ中央部の各領域を除いた領域に他の素子形成領域との
境界を示す分離溝が形成され、各分離溝内に絶縁膜を介
して充填物が堆積され、各素子形成領域が分離溝内の絶
縁物を間にして互いに電気的に絶縁され、前記中央部の
領域が各素子形成領域から分離した単結晶シリコン領域
として形成されている誘電体分離基板。 - 【請求項２】 支持体に絶縁膜を介して接合された単
結晶シリコンウエハが複数の素子形成領域に分割され、
各素子形成領域の周囲のうち各素子形成領域の四隅に対
応したほぼ中央部の各領域を除いた領域に他の素子形成
領域との境界を示す分離溝が形成され、各分離溝内に絶
縁膜を介して充填物が堆積され、各素子形成領域が分離
溝を間にして互いに電気的に絶縁され、前記中央部の領
域が各素子形成領域から分離した単結晶シリコン領域と
して形成されている誘電体分離基板。 - 【請求項３】 絶縁性充填物はシリコン酸化膜で構成
されている請求項１または２記載の誘電体分離基板。 - 【請求項４】 支持体上に絶縁膜を介して単結晶シリ
コンウエハを接合し、単結晶シリコンウエハの表面に絶
縁膜を形成し、この絶縁膜を残すパターンとして、単結
晶シリコンウエハを複数の領域に分割し、かつ各領域を
多角形形状の素子形成領域に形成し、さらに各素子形成
領域の周囲のうち各素子形成領域の各角部に対応した隅
の領域を介して各素子形成領域を互いに接続するマスク
パターンを形成し、絶縁膜を剥離するパターンとして、
各素子形成領域の周囲のうち各素子形成領域の各角部に
対応した隅の各領域を除いた領域に形成されて他の素子
形成領域との境界を示す剥離パターンを形成し、各パタ
ーンに従って単結晶シリコンウエハ表面の絶縁膜にエッ
チング処理を施し、エッチング処理された単結晶シリコ
ンウエハのうち絶縁膜の剥離された領域に分離溝を形成
し、単結晶シリコンウエハ表面の絶縁膜を除去した後各
分離溝の壁面に絶縁膜を形成し、この絶縁膜の形成によ
り各素子形成領域を絶縁膜を介して互いに電気的に分離
し、その後各分離溝内に充填物を堆積し、続いて単結晶
シリコンウエハの表面を平担にする誘電体基板の製造方
法。 - 【請求項５】 支持体上に絶縁膜を介して単結晶シリ
コンウエハを接合し、単結晶シリコンウエハの表面に絶
縁膜を形成し、この絶縁膜を残すパターンとして、単結
晶シリコンウエハを複数の素子形成領域に分割し、かつ
各素子形成領域の周囲のうち各素子形成領域の四隅に対
応した各領域を介して各素子形成領域を互いに接続する
マスクパターンを形成し、絶縁膜を剥離するパターンと
して、領域と各素子形成領域の周囲のうち各素子形成領
域の四隅に対応した各領域を除いた領域に形成されて他
の素子形成領域との境界を示す剥離パターンを形成し、
各パターンに従って単結晶シリコンウエハ表面の絶縁膜
にエッチング処理を施し、エッチング処理された単結晶
シリコンウエハのうち絶縁膜の剥離された領域に分離溝
を形成し、単結晶シリコンウエハ表面の絶縁膜を除去し
た後各分離溝の壁面に絶縁膜を形成し、この絶縁膜の形
成により各素子形成領域を絶縁膜を介して互いに電気的
に分離し、その後各分離溝内に充填物を堆積し、続いて
単結晶シリコンウエハの表面を平担にする誘電体基板の
製造方法。 - 【請求項６】 請求項１，２または３記載の誘電体分
離基板上に半導体素子が形成されている半導体集積回路
装置。 - 【請求項７】 請求項５または６記載の方法によって
製造された誘電体分離基板上に半導体素子が形成されて
なる半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100791A JP2681420B2 (ja) | 1991-05-02 | 1991-05-02 | 誘電体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100791A JP2681420B2 (ja) | 1991-05-02 | 1991-05-02 | 誘電体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04330765A true JPH04330765A (ja) | 1992-11-18 |
| JP2681420B2 JP2681420B2 (ja) | 1997-11-26 |
Family
ID=14283261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3100791A Expired - Fee Related JP2681420B2 (ja) | 1991-05-02 | 1991-05-02 | 誘電体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2681420B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0955681A3 (en) * | 1994-09-28 | 2000-11-29 | Nippon Telegraph And Telephone Corporation | Optical semiconductor device and method of fabricating the same |
| JP2007220718A (ja) * | 2006-02-14 | 2007-08-30 | Toyota Motor Corp | 半導体基板、その製造方法、および半導体装置 |
| JP2009194325A (ja) * | 2008-02-18 | 2009-08-27 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6159852A (ja) * | 1984-08-31 | 1986-03-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6161432A (ja) * | 1984-09-03 | 1986-03-29 | Nec Corp | 半導体装置 |
| JPH01187944A (ja) * | 1987-11-23 | 1989-07-27 | Texas Instr Inc <Ti> | 半導体材料に隔離構造を形成する方法 |
| JPH02267963A (ja) * | 1989-04-08 | 1990-11-01 | Nec Corp | 半導体記憶装置の製造方法 |
| JPH0362946A (ja) * | 1989-07-31 | 1991-03-19 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1991
- 1991-05-02 JP JP3100791A patent/JP2681420B2/ja not_active Expired - Fee Related
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| US6790697B2 (en) | 1994-09-28 | 2004-09-14 | Nippon Telegraph And Telephone Corporation | Optical semiconductor device and method of fabricating the same |
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| JP2009194325A (ja) * | 2008-02-18 | 2009-08-27 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2681420B2 (ja) | 1997-11-26 |
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