JPH0433133A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0433133A JPH0433133A JP2140823A JP14082390A JPH0433133A JP H0433133 A JPH0433133 A JP H0433133A JP 2140823 A JP2140823 A JP 2140823A JP 14082390 A JP14082390 A JP 14082390A JP H0433133 A JPH0433133 A JP H0433133A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- circuit
- inputted
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関する。
一般に、マイクロコンピュータは、各種の演算を行うＣ
ＰＵ（中央処理装置） 、ＣＰＵと周辺装置とのデータ
伝達を行うデーターパス、出力ポートの状態を設定する
レジスタ、出力データを記憶するラッチ、およびラッチ
の内容をポートに出力するバッファ等により構成されて
いる。
ＰＵ（中央処理装置） 、ＣＰＵと周辺装置とのデータ
伝達を行うデーターパス、出力ポートの状態を設定する
レジスタ、出力データを記憶するラッチ、およびラッチ
の内容をポートに出力するバッファ等により構成されて
いる。
第３図は、従来のマイクロコンピュータにおける出力ポ
ートを示すブロック図である。第３図に示されるように
、本従来例は、データバス２０２およびポート出方端子
５５に対応して、ＣＰＵ１２と、モードレジスタ１３と
、出力ラッチ１４と、出力バッファ１５と、を備えて構
成される。
ートを示すブロック図である。第３図に示されるように
、本従来例は、データバス２０２およびポート出方端子
５５に対応して、ＣＰＵ１２と、モードレジスタ１３と
、出力ラッチ１４と、出力バッファ１５と、を備えて構
成される。
モードレジスタ１３および出力ラッチ１４は、データバ
ス２０２を介してＣＰＵ１２と接続されている。
ス２０２を介してＣＰＵ１２と接続されている。
モードレジスタ■３は、ラッチ回路等により構成されて
おり、ＣＰＵ１２により設定されたデータの内容により
、出力バッファ１４のオン／オフ状態を切替える作用を
行う。出力ラッチ１４は、設定されているデータを、Ｃ
ＰＵ１２から送られてくる書込み許可信号Ｉ０８により
データバス２０２を介して取込み、出力バッファ１５に
出力する。出力バッファ１５においては、モードレジス
タ１３の内容に応じて送られてくるオン／オフ制御信号
を介して、上記の出力バッファ１４のデータ内容をポー
ト出力端子５５を経由して出力する。この出力ポートの
機能テストは、ＣＰＵ１２から出力される命令実行によ
り、「１」および「０」のデータをポート出力端子５５
から出力することにより行われるが、命令実行に当って
は、多数のクロック−サイクル期間を必要とするのが一
般である。
おり、ＣＰＵ１２により設定されたデータの内容により
、出力バッファ１４のオン／オフ状態を切替える作用を
行う。出力ラッチ１４は、設定されているデータを、Ｃ
ＰＵ１２から送られてくる書込み許可信号Ｉ０８により
データバス２０２を介して取込み、出力バッファ１５に
出力する。出力バッファ１５においては、モードレジス
タ１３の内容に応じて送られてくるオン／オフ制御信号
を介して、上記の出力バッファ１４のデータ内容をポー
ト出力端子５５を経由して出力する。この出力ポートの
機能テストは、ＣＰＵ１２から出力される命令実行によ
り、「１」および「０」のデータをポート出力端子５５
から出力することにより行われるが、命令実行に当って
は、多数のクロック−サイクル期間を必要とするのが一
般である。
上述した従来のマイクロコンピュータにおいては、出力
ポートの機能テストを行うために、必ずＣＰＵの命令実
行を必要としており、このため、テストパターンが長く
なり、製品検査時におけるテストに長時間を要するとい
う欠点があるとともに、また、出力ポート単独の機能テ
ストを行うことができないため、ポート出力のデータが
正しくない場合に、ＣＰＵ自体の命令実行に異常がある
のか、または、ポート機能に異常があるのか、を正確に
判断することが困難であり、マイクロコンピュータの評
価解析が複雑になるという欠点がある。
ポートの機能テストを行うために、必ずＣＰＵの命令実
行を必要としており、このため、テストパターンが長く
なり、製品検査時におけるテストに長時間を要するとい
う欠点があるとともに、また、出力ポート単独の機能テ
ストを行うことができないため、ポート出力のデータが
正しくない場合に、ＣＰＵ自体の命令実行に異常がある
のか、または、ポート機能に異常があるのか、を正確に
判断することが困難であり、マイクロコンピュータの評
価解析が複雑になるという欠点がある。
本発明のマイクロコンピュータは、リセット期間中、も
しくはリセット後の所定期間中において、出力ポートの
各ビットに対応する論理値「１」および「０」を交互に
繰返して形成される信号を出力するテスト回路を備えて
構成される。
しくはリセット後の所定期間中において、出力ポートの
各ビットに対応する論理値「１」および「０」を交互に
繰返して形成される信号を出力するテスト回路を備えて
構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、データバス２０１ 、リセ
ット信号入力端子５１．テスト信号入力端子５２および
ポート出力端子５３に対応して、遅延回路１と、インバ
ータ２と、ＡＮＤ＠路３および４と、ＣＰＵ５と、ＯＲ
回路６および９と、モードレジスタ７と、出力ラッチ８
と、バッファ１０と、出力バッファ１１と、を備えて構
成される。
は、本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、データバス２０１ 、リセ
ット信号入力端子５１．テスト信号入力端子５２および
ポート出力端子５３に対応して、遅延回路１と、インバ
ータ２と、ＡＮＤ＠路３および４と、ＣＰＵ５と、ＯＲ
回路６および９と、モードレジスタ７と、出力ラッチ８
と、バッファ１０と、出力バッファ１１と、を備えて構
成される。
また、第２図（ａ）、 （ｂ）、 （ｃ）、 （ｄ）、
（ｅ）および（ｆ）に示されるのは、それぞれ、テス
ト信号１０２．リセット信号１０１．遅延リセット信号
１０３．Ａ Ｎ Ｄ回路４のＡＮＤ出力信号１０５．ク
ロック１０６およびポート出力信号１０７を示すタイミ
ングチャートである。
（ｅ）および（ｆ）に示されるのは、それぞれ、テス
ト信号１０２．リセット信号１０１．遅延リセット信号
１０３．Ａ Ｎ Ｄ回路４のＡＮＤ出力信号１０５．ク
ロック１０６およびポート出力信号１０７を示すタイミ
ングチャートである。
第１図において、リセット信号入力端子５１を介して、
所定のリセット信号１０１が遅延回路１およびインバー
タ２に入力され、また、テスタ信号入力端子５２からは
、所定のテスト信号１０２がＡＮＤ回路４に入力される
。リセット信号１０１は、遅延回路１においては遅延時
ｆｍｔｏの時闇遅れにおいて出力され、遅延リセット信
号１０３としてＡＮＤ回路３に入力される。また、イン
バータ２においては、レベルが反転されてＡＮＤ回路３
に入力される。ＡＮＤ回路３の出力は、リセット信号１
０１の立下りのタイミングよりｔ、Ｄの時間帯において
、レベルはｒＨ，となり、そのままＡＮＤ回路４に入力
される。
所定のリセット信号１０１が遅延回路１およびインバー
タ２に入力され、また、テスタ信号入力端子５２からは
、所定のテスト信号１０２がＡＮＤ回路４に入力される
。リセット信号１０１は、遅延回路１においては遅延時
ｆｍｔｏの時闇遅れにおいて出力され、遅延リセット信
号１０３としてＡＮＤ回路３に入力される。また、イン
バータ２においては、レベルが反転されてＡＮＤ回路３
に入力される。ＡＮＤ回路３の出力は、リセット信号１
０１の立下りのタイミングよりｔ、Ｄの時間帯において
、レベルはｒＨ，となり、そのままＡＮＤ回路４に入力
される。
ＡＮＤ＠路４においては、ＡＮＤ回路４の出方とテスト
信号１０２が入力され、そのＡＮＤ出カ信号１０５はＯ
Ｒ回路６および９と、バッファ１０に送られる。ＯＲ回
路６に対しては、ＣＰＵ５から出力される書込み許可信
号１０４も入力されており、そのＯＲ出力は、制御信号
として出力ラッチ８に入力され、出力ラッチ８のオン／
オフを制御する。また、バッファ１０に対しては、ＡＮ
Ｄ出力信号１０５が、そのままオン／オフを切替制御す
るための制御信号として入力される。
信号１０２が入力され、そのＡＮＤ出カ信号１０５はＯ
Ｒ回路６および９と、バッファ１０に送られる。ＯＲ回
路６に対しては、ＣＰＵ５から出力される書込み許可信
号１０４も入力されており、そのＯＲ出力は、制御信号
として出力ラッチ８に入力され、出力ラッチ８のオン／
オフを制御する。また、バッファ１０に対しては、ＡＮ
Ｄ出力信号１０５が、そのままオン／オフを切替制御す
るための制御信号として入力される。
ＯＲ回路９においては、ＣＰＵ５により設定されるデー
タの内容によってモードレジスタ７から出力される、出
力バッファ１１のオン／オフを切替制御する制御信号と
、上記のＡＮＤ出力信号１０５とのＯＲ出力が出力され
、出力バッファ１１に入力される。
タの内容によってモードレジスタ７から出力される、出
力バッファ１１のオン／オフを切替制御する制御信号と
、上記のＡＮＤ出力信号１０５とのＯＲ出力が出力され
、出力バッファ１１に入力される。
従って、クロック入力端子５４から入力されるクロック
１０６は、ＡＮＤ回路４から出力されるＡＮＤ出力信号
１０５がｒＨ，レベルの状態にある時間帯においてのみ
、バッファ１０、データバス２０１、出力ラッチ８およ
び出力バッファ１０を介して、ポート出力端子５３に伝
達され、「１」または「０」のデータがポート出力端子
５３から出力される。また、遅延回路１の出力をシステ
ム−リセット信号として用いているマイクロコンピュー
タの場合においては、リセット期間の後半におけるｔＤ
の間において、ポート出力端子５３に「１」または「０
」のデータが出力される。
１０６は、ＡＮＤ回路４から出力されるＡＮＤ出力信号
１０５がｒＨ，レベルの状態にある時間帯においてのみ
、バッファ１０、データバス２０１、出力ラッチ８およ
び出力バッファ１０を介して、ポート出力端子５３に伝
達され、「１」または「０」のデータがポート出力端子
５３から出力される。また、遅延回路１の出力をシステ
ム−リセット信号として用いているマイクロコンピュー
タの場合においては、リセット期間の後半におけるｔＤ
の間において、ポート出力端子５３に「１」または「０
」のデータが出力される。
すなわち、リセット期間中またはリセット後の所定期間
中において、ポート出力として、各ビットに対応して所
定の出力値を自動的に出力することが可能となり、従っ
て、出力ポートの機能を単独にてチエツクすることがで
きる。また、ＣＰＵの命令実行に対応する時間が省かれ
るため、比較的に短時間のサイクルにおいて出力ポート
のＩｌ！能チエツクを行うことができる。
中において、ポート出力として、各ビットに対応して所
定の出力値を自動的に出力することが可能となり、従っ
て、出力ポートの機能を単独にてチエツクすることがで
きる。また、ＣＰＵの命令実行に対応する時間が省かれ
るため、比較的に短時間のサイクルにおいて出力ポート
のＩｌ！能チエツクを行うことができる。
以上、詳細に説明したように、本発明は、リセット後の
所定期間中において、出力ポートの各ビットに対応する
論理値「１」および「０」を交互に繰返すレベル信号を
出力するテスト回路を設けることにより、マイクロコン
ピュータにおける出力ポートの機能チエツクを、ＣＰＵ
の命令実行を必要とすることなく行うことが可能であり
、出力ポート単独にて、しかも、比較的短時間内におい
てテストを実行することができ、製品検査時におけるテ
スト時間を短縮することができるという効果がある。
所定期間中において、出力ポートの各ビットに対応する
論理値「１」および「０」を交互に繰返すレベル信号を
出力するテスト回路を設けることにより、マイクロコン
ピュータにおける出力ポートの機能チエツクを、ＣＰＵ
の命令実行を必要とすることなく行うことが可能であり
、出力ポート単独にて、しかも、比較的短時間内におい
てテストを実行することができ、製品検査時におけるテ
スト時間を短縮することができるという効果がある。
第１図は、本発明の一実施例のブロック図、第２図は、
前記一実施例における主要信号のタイミング・チャート
を示す一図、第３図は従来例のブロック図である。 図において、１−・−遅延回路、２・・−・インバータ
、３，４・・・・・−ＡＮＤ回路、５．１２・・・−・
ＣＰＵ、６．９・・−・・・ＯＲ回路、７．１３・−−
−−−モードレジスタ、８．１４−・−・出力ラッチ、
１０・・−・−バッファ、１１．１５・・−・・・出力
バッファ。
前記一実施例における主要信号のタイミング・チャート
を示す一図、第３図は従来例のブロック図である。 図において、１−・−遅延回路、２・・−・インバータ
、３，４・・・・・−ＡＮＤ回路、５．１２・・・−・
ＣＰＵ、６．９・・−・・・ＯＲ回路、７．１３・−−
−−−モードレジスタ、８．１４−・−・出力ラッチ、
１０・・−・−バッファ、１１．１５・・−・・・出力
バッファ。
Claims (1)
- リセット期間中、もしくはリセット後の所定期間中にお
いて、出力ポートの各ビットに対応する論理値「１」お
よび「０」を交互に繰返して形成される信号を出力する
テスト回路を備えることを特徴とするマイクロコンピュ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140823A JPH0433133A (ja) | 1990-05-30 | 1990-05-30 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140823A JPH0433133A (ja) | 1990-05-30 | 1990-05-30 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0433133A true JPH0433133A (ja) | 1992-02-04 |
Family
ID=15277552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2140823A Pending JPH0433133A (ja) | 1990-05-30 | 1990-05-30 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0433133A (ja) |
-
1990
- 1990-05-30 JP JP2140823A patent/JPH0433133A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60124744A (ja) | エラ−・テスト及び診断装置 | |
| AU615688B2 (en) | State machine checker | |
| JP2937326B2 (ja) | 論理回路のテスト容易化回路 | |
| JPH06348507A (ja) | マイクロコンピュータ | |
| JPH0433133A (ja) | マイクロコンピュータ | |
| JPH0259949A (ja) | ディジーチェーン割込み処理装置 | |
| JP2628311B2 (ja) | マイクロコンピュータ | |
| US7058842B2 (en) | Microcontroller with multiple function blocks and clock signal control | |
| JP2558721B2 (ja) | 入出力回路 | |
| JPH0314136A (ja) | マイクロプロセッサシステムの相互診断方式 | |
| JPH02110654A (ja) | 仲裁システム | |
| JPH03130832A (ja) | 割込み制御装置 | |
| JPS6252336B2 (ja) | ||
| JPH0748192B2 (ja) | 記憶装置 | |
| JPH0652013A (ja) | トレース回路 | |
| JP2003122600A (ja) | ウォッチドッグタイマ装置 | |
| JPS648381B2 (ja) | ||
| JPS62123526A (ja) | デイジタル信号プロセツサ用中央処理装置 | |
| JPH0369224A (ja) | Ｃｐｕ間のデータ通信方式 | |
| JPH117800A (ja) | 半導体装置及びそのモニタバーンイン方法 | |
| JPH0652333A (ja) | シングルチップ・マイクロコンピュータ | |
| JPH01147732A (ja) | 情報処理装置 | |
| JPS62211742A (ja) | ソフトウエアテスト方式 | |
| JPS62151943A (ja) | マイクロコンピユ−タのテスト方式 | |
| JPS62115544A (ja) | デ−タ伝播域検出方式 |